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[资料] FPGA设计之模块划分常用架构

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发表于 2019-8-14 09:41:50 | 显示全部楼层 |阅读模式 来自 广东省广州市天河区
上面通过AT93C46的项目,讲解了如何根据划分好的模块架构,确认模块的端口及数据流向。下面给出明德扬明德扬在FPGA/ASIC设计领域多年的项目经历,总结出来五个常用的模块交互架构,读者在进行项目设计时,可结合明德扬模块划分原则,参照“模块划分常用架构”进行模块划分。

一.直接交互架构
直接交互不需要模块B反馈,模块A直接发送数据。一般应用于下游模块处理速率高于上游模块发送速率的场景。框图如图6-1。

QQ截图20190814095037.png
直接交互架构的典型应用是4.2.1 项目一:包文汇聚模块。其系统框图见图 6-2。
QQ截图20190814095107.png
在此项目中,网口A,B,C作为上游模块其工作时钟分别是40MHz、20MHz、10MHz,下游模块的工作时钟是 80MHz。由于下游模块的处理速率高于上游模块的总发送速率,所以即使三个网口同时全速发送数据,下游模块仍然可以完成对所有数据的处理。

因此,下游模块不需要通过反馈信号控制上游模块数据的发送,即采用直接交互架构即可。

二.无缓存 rdy 交互架构
当rdy 为高电平时,表示模块B可以接受模块A的读写命令,开始传输数据,模块A每发送一个数据,模块B就处理,处理完后再发送下一个数据。一般应用于上游模块速率高,下游模块速率低,并且上游模块有缓存的场景。框图如图6-3。
QQ截图20190814095208.png

FPGA设计之模块划分常用架构
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发表于 2019-8-26 16:55:52 | 显示全部楼层 来自 陕西省宝鸡市
看一下是什么东东
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