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[软件资料] 全志A23 PCB checklist说明参考手册芯片资料

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发表于 2019-8-29 15:52:10 | 显示全部楼层 |阅读模式 来自 广东省深圳市
全志A23 PCB checklist说明参考手册芯片资料CheckList 说明:此文件是针对 2X8BIT 的DDR 的 layout说明,空间优先考虑,其次性能。

PCB 阻抗控制说明:
DDR 单端线:50ohm ± 10%
DDR 差分线:100ohm ± 10%

分组与拓扑说明:
地址组:A0~A15,BA0~BA2,CAS,RAS,CS,CKE,WE,ODT
数据组:DQ0-DQ7,DQM0,DQS0/DQS0N为一组,DQ8-DQ15,DQM1,DQS1/DQS1N为一组
T形拓扑说明:由于1个CPU带两个DRAM,因此地址组的线是1连2的,会出现T形拓扑,在中间分叉

走线宽度说明
单端走线线宽4mil,差分走线线宽/线距为3.7/8.8mil;电源和地网络——10mil

间距说明
单端走线线与线的间距(Air Gap)≥8mil,差分线到其他走线间距≥9mil
CK与其他线之间间距9mil,电源与地网络离其他走线的间距12mil
BGA区域里:线与线4.5mil;线与SMD PIN 5mil;线与过孔4mil
表层地铜离DDR信号线要求距离≥15mil

等长说明
地址组——相对于CK信号等长,误差范围为≤500mil
地址组——布线走T形拓扑,T点两臂做等长,每根线的T线等长误差范围为≤100mil
地址组——布线走T形拓扑,T点分叉的每臂长度≤800mil,臂长尽可能地短
DQS组——相对于CK信号等长,误差范围为≤800mil
数据组——DQ相对于DQS做等长,误差范围为≤50mil
信号线做等长时要考虑过孔长度的影响
差分走线规则:差分线DQS/CK,差分正负线之间等长误差范围为≤10mil

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发表于 2019-8-29 20:45:52 | 显示全部楼层 来自 北京市
kankan!!!!!
已实名认证
发表于 2020-5-14 10:24:52 | 显示全部楼层 来自 上海市浦东新区
瞧瞧 是A33通用,有一片的吗
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发表于 2020-5-26 12:20:52 | 显示全部楼层 来自 陕西省西安市
看看,学习一下
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发表于 2020-5-26 16:21:15 | 显示全部楼层 来自 湖南省怀化市
很好的资料,谢谢分享
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发表于 2021-1-6 16:38:31 | 显示全部楼层 来自 北京市
感谢分享 哈哈哈哈
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发表于 2021-1-13 13:31:40 | 显示全部楼层 来自 天津市
参考一下,感谢楼主分享资料
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发表于 2023-5-6 15:03:59 | 显示全部楼层 来自 北京市
checklist说明参考手册芯片资料
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发表于 2023-5-11 17:38:11 | 显示全部楼层 来自 广东省东莞市
多谢楼主分享
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发表于 2023-5-13 09:37:36 | 显示全部楼层 来自 北京市
全志A23 PCB
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