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0.18微米芯片后端设计的相关技术

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发表于 2020-11-20 13:38:50 | 显示全部楼层 |阅读模式 来自 广东省深圳市
现今我国对集成电路芯片的需求量每年正以 15%的速度增加,它们广泛的应用于通讯,计算机,网络等高科技领域。下表给出 1997 年到 2014 年国际集成电路工艺的发展趋势:

集成电路工艺发展

集成电路工艺发展

从表中我们可以看到:工艺尺寸愈来愈小,晶体管数目愈来愈大,时钟频率愈来愈高。这样,就给 ASIC 的设计带来了两个突出的技术问题:引线延迟在整个电路的链路中所占的比例愈来愈大,系统的逻辑设计,已不能单纯的根据器件本身的延迟来确定其功能。因此,系统设计必须和物理设计紧密结合。也就是说:设计的中心在发生变化,从以功能设计为中心,到以器件的时序设计为中心,正转向以引线延迟设计为中心。

时序模拟的精确性:
由于互连引线延迟在整个电路链中所占的比例已超过 80%,而通常在综合优化中,互连引线的延迟是采用“线模型”(wireload model),其内容为多长引线等效多少个标准负载。而线模型的产生来源于加工完的芯片,实测其长度及其相应的引线延迟,并利用统计值来确定的。因此,根据线模型进行综合时的时序估计与布局布线完成后的时序估计必然会造成一定的差异。如何才能使这两者的时序估计一致起来,成为深亚微米大规模集成电路芯片设计技术的关键。cadence公司推出的PKS(EnvisiaTM Physically Knowledgeable Synthesis)物理综合工具。是在综合时就把布局布线中的互连线延迟时间考虑进去。而且PKS的优化算法比SE(EnvisiaTM Silicon Ensemble Place and Route)还强。因为将综合优化、布局布线生成在统一的物理数据库中能够把综合优化后的时序与布局布线后的时序一致(误差小于 3%)。我们在 0.18μ的ASIC设计中就是采用:SE-PKS的流程来解决了时序模拟的精确性。使仿真模拟的速度与实际芯片实测速度一致。

信号完整性:
一. CrossTalk 问题。
引线间的耦合电容会产生串扰信号(CrossTalk)原理图如下:

原理图

原理图


二. IRdrop 问题。
在芯片的电源、地网络上产生的压降(IRdrop)也是信号完整性问题的一个方面。在深亚微米工艺的低电压工作状态下,当芯片的规模增大,在电源线上产生的压降增大。从而使电压分布不均匀。当超过一定的值后,导致信号失真,甚至信号失效。解决的办法是在布线资源得到保证的前提下加宽加密电源线。我们在进行 0.18μ 的 ASIC 设计时,采用 Cadence 公司的 Power Analysis 对电源的分布情况进行分析,其分析的结果跟实际情况符合的很好。由于我们充分注意了上述两个关键技术的解决。在进行 0.18μ 芯片的后端设计中达到了仿真速度与加工后实测的速度一致。而且没有发现信号完整性的问题,芯片功能正常。


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发表于 2022-1-7 14:17:21 | 显示全部楼层 来自 上海市
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