stm32WB50CG多协议无线和超低功耗设备嵌入了强大的和超低功耗无线电符合
蓝牙®低能量SIG规范v5.0或与IEEE802.15.4-2011。 它包含用于执行所有的专用手臂®Cortex-M0实时低层操作。 STM32WB50CG设备设计为极低功耗,基于高性能
arm®Cortex®-M432位RISC核心工作频率可达64兆赫。 Cortex®-M4核心的特点是浮点单元(FPU)的单一精度支持所有ARM单精度数据处理指令和数据类型。 它也实现一整套
DSP指令和的内存保护单元(MPU增强应用程序安全性。 IPCC提供了六个双向,加强了
处理器间通信频道。 HSEM提供用于共享公共资源硬件
信号量在两个处理器之间。 STM32WB50CG设备嵌入高速存储器(1M字节的Flash存储器128SRAM的Kbyte)和广泛的增强I/O和外围设备。STM32WB50CG设备具有几种
嵌入式Flash存储器机制和SRAM:读出保护、写入保护和专有代码读出保护。 部分内存可以用于Cortex®-M0独占访问。
特点:
性能基准损坏
- 1.25 d
MIPS/MHz(DrStOne 2.1)
–219.48 CoreMark®(3.43 CoreMark/MHz频率64兆赫)
能源工作台:- 303损坏™ CP评分
供应和重置管理
–超安全、低功耗BOR(断电重置)具有五个可选阈值
–超低功耗POR/PDR
–可编程
电压检测器(PVD)
–带RTC和备份寄存器的VBAT模式
时钟源
–32 MHz晶体振荡器,集成微调电容器(收音机和
CPU时钟)
–用于RTC(LSE)的32 kHz晶体振荡器
–内部低功耗32 kHz(±5%)RC(LSI1)
–内部低功耗32 kHz(稳定性±500 ppm)RC(LSI2)
–内部多速100 kHz至48 MHz振荡器,由LSE自动微调(优于±0.25%精度)
–高速内部16 MHz工厂修整钢筋混凝土(±1%)
–1个PLL用于系统时钟和
ADC
STM32WB50CG
射频前端框图
STM32WB50CG引脚描述
STM32WB50CG
存储器交换[内变换]
STM32WB50CG设备具有一个可以访问物理地址空间由应用处理器和RF子系统。 闪存的一部分以及SRAM2a和SRAM2b存储器被安全地完全由CPU2访问,防止CPU1的执行、读和写和DMA。 在资源共享的情况下,社工应实施仲裁机制以避免访问冲突。 这种情况发生在外围设备复位和时钟
控制器(RCC)、
电源控制器(PWC)、EXTI和Flash接口,可以使用内置实现信号量块(HSEM)。 默认情况下,RF子系统和CPU2以安全模式工作。 这意味着的一部分闪存和SRAM2存储器只能由RF子系统和访问CPU2。 在这种情况下,主机处理器(CPU1)无法访问这些资源。 可以STM32WB50CG设备的详细内存映射和外围映射见参考手册RM0471。
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