前端设计与后端设计：
数字前端设计（front-end）：以生成可以布局布线的网表(Netlist)为终点。
数字后端设计（ back-end ）：以生成可以可以送交foundry进行流片的GDS2文件为终点。
前端工具：
仿真和验证
1.QUATURS II
2.
cadence的Incisive：就是大家最常用的nc_verilog, nc_
SIM, nc_lauch,verilog-xl的集合 。
综合
1.Synopsys的DC
2.Cadence的RTL Compliler号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC.
3.BuildGates ：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用。启动命令：bg_shell –
GUI&
布局布线流程
布局布线流程
ENCOUTER布局布线设计流程：
1、登录服务器，进入终端，输入：encounter ，进入
SOC encounter
2、调入门级网表和库：
网表文件：bin/accu_synth.v
约束文件：bin/accu.sdc
时序库： hjtc18_ff.lib&n
BSP; hjtc18_ss.lib hjtc18_tt.lib
IO约束文件：bin/accu.io
3、在advanced的
power里添加
VDD GND
4、布图规划floorplan
5、creat power ring：在power里选择power planing→add rings会弹出add ring对话框。
Design Rule：
由于制造工艺与电路性能等原因，对版图设计有一定要求，比如说，线宽不能低于最低线宽，N阱间应当具有一定间距，每一层金属应当具有一定密度等。
LVS：
LVS是为了检查版图文件功能与原有
电路设计功能的一致性。LVS软件根据标准单元库设计者提供的cdl网表文件从版图中提取电路网表。
数字IC芯片设计.pdf
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发表于 2020-12-5 10:52:30
