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[Allegro教程] allegro 等长规则设置

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发表于 2019-7-17 09:22:14 | 显示全部楼层 |阅读模式 来自 北京市
对于专业的PCB layout 人员,等长的设置自然如同家常小菜般常见。而对于一些硬件工程师,由于不经常lay 比较复杂PCB般,通常又要忙些其他的事情,在这一-块儿就涉及的比较少了,不熟悉等长的设置就显得一点儿也不奇怪了。而有时,衡量性价比后,硬件工程师感觉没必要把一些简单的高速版外包,就亲自操刀,这时就会遇到各种他们感觉很奇怪的问题。我曾经拜访过几个客户,他们都向我请教过同-一个问题: Allegro 怎么设置等长。当时向他们讲解如何操作,根据后来反馈的结果,貌似效果不好。于是就准备亲自动手整理一篇相对比较全的等长设置文档,希望下次碰到客户需求时,这篇文档能搞定等长设置的问题。

开始之前,先说一下为什么设置等长。这方面的理论,我并没有深入地探究过,只知其然:数字逻辑中,数据的传输是按规定的时序进行的,信号在传输线上有自己的延时,如果信号线长度差别较大,对应的延时就会有较大的差别,此时信号间时序可能会紊乱,导致芯片不能正常收发数据。简单的说,信号线间的等长控制,就是为了时序的匹配。在设计中,比较常见的就是信号线和时钟之间的误差。关于误差值,以后再探讨一下。接下来进入主题。

需要控制等长的信号线,绝不是一根,这样我们可以根据情况进行分类处理。这里以DDR2为例,介绍如何通过BUS来设置等长约束。打开CM,进行电气规则设置,如下图:
QQ截图20190717093120.png


想必每个设计者,哪些信号应该分在一-组,自己应该心里很清楚。在我们打开CM的电气规则后,先进行分组,如_上的案子,有两片DDR2,就把数据线每8根分- -组,然后在加上该组信号的数据锁存信号和掩码信号。关于BUS的设置操作,如下图:
QQ截图20190717093214.png
allegro 等长规则设置
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发表于 2019-7-17 10:23:51 | 显示全部楼层 来自 广东省深圳市
谢谢分享,下载支持下
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发表于 2019-11-14 11:26:40 | 显示全部楼层 来自 辽宁省锦州市
顶一下,来看看
发表于 2020-7-2 13:55:35 | 显示全部楼层 来自 广东省深圳市
下载支持下
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发表于 2020-7-8 17:34:39 | 显示全部楼层 来自 广东省深圳市龙岗区
ALLEGRO规则设置-干货
发表于 2020-12-13 16:53:22 | 显示全部楼层 来自 湖北省武汉市
学习一下,好资料
发表于 2020-12-21 22:32:05 | 显示全部楼层 来自 上海市徐汇区
谢谢分享,
发表于 2021-1-29 14:34:41 | 显示全部楼层 来自 广东省深圳市
谢谢分享,下载支持下
发表于 2021-5-19 17:22:48 | 显示全部楼层 来自 香港
学习一下
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发表于 2021-6-21 11:18:04 | 显示全部楼层 来自 广东省清远市
谢谢,先看看
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