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超大规模集成电路设计

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发表于 2020-11-27 13:45:50 | 显示全部楼层 |阅读模式 来自 广东省深圳市南山区
芯片制造的大致步骤:
1.掩模版(光罩版、Mask)制作:对每层版图都要制作一层掩模版,实际是光刻工序的次数;除金属层外,一般CMOS电路至少需要20层以上掩模版。
2.晶圆制造(光刻)(Wafer Manufacturing)

制造工艺的种类
1.Bipolar
2.MOS(NMOS、PMOS)
3.CMOS(当前主流工艺)
4.BiCMOS
5.其它特殊工艺

封装方式:
1.DIP双列直插式
2.PLCC塑料有引线芯片载体
3.QFP塑料方型扁平式
4.PGA插针网格阵列
5.BGA球栅阵列
6.MCM、SIP的多芯片封装方式

1.IC:从设计、制造、封装、测试到芯片产品
2.IC设计:设计流程及其EDA工具
1)数字IC设计流程
2)模拟IC设计流程
3)设计对制造和封测的影响

IC设计中需要考虑的因素
1.满足功能和性能的要求:性能:速度、功耗。
2.降低芯片成本
3.延长芯片使用寿命:如热均匀分布等缩短芯片面市时间(Time-to-Market)

数字IC设计流程包括:数字ASIC设计流程、FPGA/CPLD设计流程

RTL设计与功能仿真:RTL编码设计(RTL Coding);RTL功能仿真(RTL Simulation)
逻辑综合与时序分析:逻辑综合(Synthesis);时序分析(Timing Analysis)
版图设计与验证:布局布线(Place & Route):版图验证(layout verification)&版图后仿真(Post-Layout Timing Analysis)

RTL编码设计
1.RTL(寄存器传输级)设计
2.硬件描述语言(Hardware Description Language) HDL
3.当前主流的HDL
4.HDL描述的两种方式:结构描述;行为描述
5.HDL的特点
层次化:可在不同设计层次进行描述,并可以多层次混合描述
结构化:可描述实体结构
抽象性:可进行行为描述
既可被仿真验证,又可被综合(生成电路网表)

STA原理图

STA原理图

STA原理图


FPGA/CPLD设计流程

FPGA/CPLD设计流程

FPGA/CPLD设计流程


模拟IC设计流程
模拟IC设计流程是全定制设计流程
1、电路图编辑:常用的工具:cadence Virtuoso – Schamatic Composer
2、电路仿真(电路模拟):俗称 SPICE 仿真,常用的工具: Synopsys HSPICE,Cadence Spectre
3、版图编辑:常用的工具:Cadence Virtuoso – Layout Editor(LE)
4、版图验证与后仿真:DRC/LVS: DRC保证版图满足芯片制造厂的设计规则 / LVS证明版图与网表的一致性,常用的DRC/LVS EDA工具:Mentor Calibre、Synopsys Hercules
参数提取:提取版图的连线时延信息(RC Extract),常用的参数提取EDA工具Synopsys StaRRCXT;版图后仿真:SPICE。



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