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[转载] Xilinx Virtex-6/Spartan-6 FPGA DDR3信号完整性分析和PCB布局指南

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发表于 2021-6-29 16:15:05 | 显示全部楼层 |阅读模式 来自 广东省深圳市
FPGA的DDR2/3系统运行特性的组件和因素包括驱动器和接收器缓冲区、终端、互连阻抗、延迟匹配、串扰和电源完整性,这些因素最终决定了波形完整性和延迟是否允许接口按预期数据速率运行。

表1给出了DDR2和DDR3的一般比较,DDR2和DDR3存储器共用的信号如图所示:
1.jpg
本文件提供了适用于大多数基于信号完整性(SI)仿真的设计的指南,这些仿真使用Virtex-6和Spartan-6器件的IBIS模型。包含其他详细信息的文档链接可以在参考资料部分找到。

波形完整性
DQ、DM和DQS
DQ、DM和DQS网络通常是点对点连接,但涉及多级配置的情况除外。在这种情况下,存储器设备可以是堆叠芯片的形式,或者两个存储器可以背靠背地放置在PCB上。DQ、DM和DQS网络是双向的,在数据选通信号DQS的上升沿和下降沿实现数据DQ的锁存。因此,对于533MHz数据选通信号,其数据速率为1066Mb/s。片上终端(ODT)在写操作时总是在存储设备上使用,在读操作期间,Xilinx FPGA内激活数字控制阻抗(DCI),以确保双向高数据速率操作的匹配终端。

单端DQ和DM网络中的数据写入
在写的情况下,驱动程序在FPGA中,接收器在SDRAM中。Virtex-6 FPGA提供SSTL 1.5V I/O标准(IBIS模型:Virtex6_SSTL15_DCI_O),SDRAM缓冲区必须提供ODT。通常,ODT值可在40Ω和60Ω之间选择, 产生的共同互连阻抗也在40Ω–60Ω。
在只涉及几个离散SDRAM的系统中,互连走线长度通常保持在500mil到2000mil的范围内。然而,在长度高达6000mil的情况下,成功运行是可能的。在使用一个或多个DIMM的应用程序中,通常可以看到这种大小的走线长度。由于电路端接正确,波形完整性在走线阻抗和长度的典型范围内保持良好。图4显示了一个完全张开的眼图,它满足DDR3 JEDEC标准的所有波形完整性要求,与模式相关的抖动非常小。快速和慢速驱动程序的仿真结果相似。

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2021-6-29 16:14 上传
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