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[资料] Xiinx 7系列FPGA收发器架构六:收发器TX的功能和结构

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发表于 2021-7-19 16:50:57 | 显示全部楼层 |阅读模式 来自 广东省深圳市
本文介绍以下内容:
GTX/GTH收发器TX结构
GTX/GTH收发器TX接口配置和时钟方案

1.FPGA收发器TX概述
如图1所示,我们前面几篇文章已经介绍完图中绿色虚线圈住的FPGA资源。从图中可以看到Xilinx公司的收发器按照Quad进行组织,一个Quad包括4个收发器、一个QPLL时钟和相应的时钟输入及时钟分配资源。一个收发器内部又包括一个CPLL、收发器接收通道和收发器发送通道。Xilinx将一个收发器内部的发送通道和接收通道简称为TX和RX。本文及后面文章我们详细介绍TX的结构和功能,并结合实际案例介绍这些资源是如何使用的以及如何影响我们的FPGA设计。
1.jpg

下图展示了收发器TX内部结构框图。TX内部主要分为11部分资源:FPGA TX接口、TX 8B/10B编码器、TX速率变换、TX Buffer、TX PRBS产生器、TX极性控制、TX时钟输出控制、TX相位控制器、TX驱动器、TX PCIe检测支持和TX OOB信号支持。
2.jpg

2.FPGA TX接口
2.1接口位宽配置
用户通过FPGA TX接口在TXUSRCLK2的上升沿将数据写到TXDATA端口。TXDATA端口可以配置为2、4或者8字节宽度。TXDATA端口字节宽度由TX_DATA_WIDTH和TX_INT_DATAWIDTH属性以及TX8B10BEN端口决定。FPGA TX接口数据路径配置如图3所示。
3.jpg

2.4 FPGA TX接口时钟设计
FPGA TX接口时钟TXUSRCLK2有4中时钟设计方案,这些时钟方案中,TXOUTCLK时钟来自MGTREFCLK0[P/N]或者MGTREFCLK1[P/N],并且设置TXOUTCLKSEL=3'b011选择TXPLLREFCLK_DIV1路径。

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发表于 2021-11-22 14:42:43 | 显示全部楼层 来自 北京市朝阳区
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发表于 2021-12-9 09:10:13 | 显示全部楼层 来自 广东省深圳市
good 收发器TX的功能和结构
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发表于 2021-12-10 08:43:30 | 显示全部楼层 来自 广东省深圳市
好资料 学习了
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发表于 2022-6-30 10:47:36 | 显示全部楼层 来自 陕西省西安市
good 收发器TX的功能和结构
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发表于 2022-8-23 21:19:25 | 显示全部楼层 来自 四川省
写的真的很好,并且很仔细
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发表于 2023-3-9 10:39:20 | 显示全部楼层 来自 湖北省武汉市
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