立即注册
查看: 769|回复: 6

[资料] Xilinx 7系列FPGA收发器架构九:TX时钟输出控制及驱动器结构

已绑定手机
发表于 2021-7-21 15:01:30 | 显示全部楼层 |阅读模式 来自 广东省深圳市
通过本文可以学习以下内容:
-TX时钟输出控制结构
-TX配置驱动器结构

1.TX时钟输出控制结构
1.1概述
TX时钟分频器控制模块有两个主要的组件:串行时钟分频器控制模块和并行时钟分频器及选择器控制。图1给出了时钟分频器和选择器详细的结构。
1.jpg

在图1中,注意一下几点:
1.TXOUTCLKPCS和TXOUTCLKFABRIC是冗余输出。TXOUTCLK时钟一般用于FPGA内部逻辑设计。
2.REF_CTRL选项由软件自动控制的,用户不可选择。用户只能使用使用IBUFDS_GTE2中的O或者ODIV2通过CMT、BUFH或者BUFG输出到FPGA逻辑资源。
3.IBUFDS_GTE2可以看做冗余时钟,增加了收发器时钟方案的灵活性。
4.CPLL在GTXE2_CHANNEL/GTHE2_CHANNEL中只有一个。来自GTXE2_COMMON/GTH2_COMMON的QPLL可以用于收发器通道(之前文章有详细介绍)。
5./2或者/4分频器模块由GTXE2_CHANNEL/GTHE2_CHANNEL的TX_INT_DATAWIDTH属性控制。TX_INT_DATAWIDTH = 0时,/2用于收发器内部2字节数据路径;TX_INT_DATAWIDTH = 1时,/4用户收发器内部4字节数据路径。
6./4或者/5分频器模块由GTXE2_CHANNEL/GTHE2_CHANNEL的TX_DATA_WIDTH属性控制。TX_DATA_WIDTH = 16,32,64时,选择/4分频器;TX_DATA_WIDTH = 20,40,80时,选择/5分频器。

1.2 串行时钟分频器
每个发送器PMA模块有一个D分频器,用来将PLL时钟分频为较低的线速率要求的时钟。该分频器可以用于设置为固定线速率或者动态线速率。

1.3 并行时钟分频器和选择器
从TX时钟分频器模块输出的并行时钟可以用于FPGA逻辑时钟,Xilinx推荐的FPGA逻辑时钟为TXOUTCLK(该时钟应用方案在第(六)篇有介绍)或者使用MGTREFCLK管脚输入时钟直接作为FPGA逻辑资源时钟。

2.TX配置驱动器
2.jpg
GTX/GTH收发器的TX驱动器是一个高速电流模式差分输出缓冲器。为了最大信号完整性,它包括以下特性:
-差分电压控制
-Pre-cursor和Post-cursor发送器预加重
-校准端接电阻

更多内容请下载附件查看
游客,如果您要查看本帖隐藏内容请回复
已绑定手机
发表于 2021-11-22 14:36:56 | 显示全部楼层 来自 北京市朝阳区
1111111111111111
发表于 2021-12-9 09:18:55 | 显示全部楼层 来自 广东省深圳市
9999999999999
已绑定手机
发表于 2021-12-9 12:36:05 | 显示全部楼层 来自 广东省深圳市
好资料 学习了
发表于 2022-5-7 16:37:43 | 显示全部楼层 来自 江苏省
1111111111111
已绑定手机
发表于 2022-7-5 10:24:52 | 显示全部楼层 来自 陕西省渭南市
Thanks♪(・ω・)ノ
已绑定手机
发表于 2023-3-28 14:26:39 | 显示全部楼层 来自 湖北省武汉市
11111111111
您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

合作/建议

TEL: 19168984579

工作时间:
周一到周五 9:00-11:30 13:30-19:30
  • 扫一扫关注公众号
  • 扫一扫打开小程序
Copyright © 2013-2024 一牛网 版权所有 All Rights Reserved. 帮助中心|隐私声明|联系我们|手机版|粤ICP备13053961号|营业执照|EDI证
在本版发帖搜索
扫一扫添加微信客服
QQ客服返回顶部
快速回复 返回顶部 返回列表