乐鑫ESP32­-S3技术参考手册

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1、系统和存储器
1.1 概述
ESP32-S3 采用哈佛结构 Xtensa® LX7 CPU 构成双核系统。所有的内部存储器、外部存储器以及外设都分布在CPU 的总线上。
1.2 主要特性
• 地址空间
– 848 KB 内部存储器指令地址空间
– 560 KB 内部存储器数据地址空间
– 836 KB 外设地址空间
– 32 MB 外部存储器指令虚地址空间
– 32 MB 外部存储器数据虚地址空间
– 480 KB 内部 DMA 地址空间
– 32 MB 外部 DMA 地址空间
• 内部存储器
– 384 KB 内部 ROM
– 512 KB 内部 SRAM
– 8 KB RTC 快速存储器
– 8 KB RTC 慢速存储器
• 外部存储器
– 最大支持 1 GB 片外 flash
– 最大支持 1 GB 片外 RAM
• 外设空间
– 总计 45 个模块/外设
• GDMA
– 11 个具有 GDMA 功能的模块/外设
图 1-1 描述了系统结构与地址映射结构：


1.3 功能描述
1.3.1 地址映射
系统由两个哈佛结构 Xtensa® LX7 CPU 构成，这两个 CPU 能够访问的地址空间范围完全一致。地址 0x4000_0000 以下的部分属于数据总线的地址范围，地址 0x4000_0000 ~ 0x4FFF_FFFF 部分为指令总线的地址范围，地址 0x5000_0000 及以上的部分是数据总线与指令总线共用的地址范围。
CPU 的数据总线与指令总线都为小端序。CPU 可以通过数据总线进行单字节、双字节、4 字节、16 字节的数据访问。CPU 也可以通过指令总线进行数据访问，但必须是 4 字节对齐方式；非对齐数据访问会导致 CPU 工作异常。
CPU 能够：
• 通过数据总线与指令总线直接访问内部存储器；
• 通过 Cache 直接访问映射到地址空间的外部存储器；
• 通过数据总线直接访问模块/外设。
表 1-1 描述了 CPU 的数据总线与指令总线中的各段地址所能访问的目标。
系统中部分内部存储器与部分外部存储器既可以被数据总线访问也可以被指令总线访问，这种情况下，CPU 可以通过多个地址访问到同一目标。

1.3.2 内部存储器
ESP32-S3 的内部存储器包含如下三种类型：
• Internal ROM (384 KB)：Internal ROM 是只读存储器，不可编程。Internal ROM 中存放有一些系统底层软件的 ROM 代码（程序指令和一些只读数据）。
• Internal SRAM (512 KB)：内部静态存储器（SRAM）是易失性（volatile）存储器，可以快速响应 CPU 的访问请求（通常一个 CPU 时钟周期）。
– SRAM 中的一部分可以被配置成外部存储器访问的缓存（Cache），在这种情况下无法被 CPU 访问。
– SRAM 中的某些部分只可以被 CPU 的指令总线访问。
– SRAM 中的某些部分只可以被 CPU 的数据总线访问。
– SRAM 中的某些部分既可以被 CPU 的指令总线访问，又可以被 CPU 的数据总线访问。
• RTC Memory (16 KB)：RTC 存储器以静态 RAM (SRAM) 方式实现，因此也是易失性存储器。但是，在 deepsleep 模式下，存放在 RTC 存储器中的数据不会丢失。
– RTC FAST Memory (8 KB)：RTC FAST memory 只可以被 CPU 访问，不可以被协处理器访问，通常用来存放一些在 Deep Sleep 模式下仍需保持的程序指令和数据。
– RTC SLOW Memory (8 KB)：RTC SLOW memory 既可以被 CPU 访问，又可以被协处理器访问，因此通常用来存放一些 CPU 和协处理器需要共享的程序指令和数据。
基于上述对几种类型的内部存储器的描述，ESP32-S3 的内部存储器可以被分为四个部分：Internal ROM (384KB)、Internal SRAM (512 KB)、RTC FAST Memory (8 KB)、RTC SLOW Memory (8 KB)。CPU 通过不同的总线访问这几部分内部存储器时会有些许限制（如某些部分只允许 CPU 通过指令总线访问），据此内部存储器可以被区分的更加细致。表 1-2 列出了所有内部存储器以及可以访问内部存储器的数据总线与指令总线地址段。

1.3.3.2高速缓存
如图1-2所示，ESP32-S3采用双核共享ICache和DCache结构，以便当CPU的指令总线和数据总线同时发起请求时，也可以迅速响应。Cache的存储空间与内部存储空间可以复用（详见章节1.3.2中内部SRAM0与内部SRAM2）。
当两个核的指令总线同时访问ICache时，由仲裁器决定谁先获得访问ICache的权限；当两个核的数据总线同时访问DCache时，由仲裁器决定谁先获得访问DCache的权限。当Cache缺失时，Cache控制器会向外部存储器发起请求，当ICache和DCache同时发起外部存储器请求时，由仲裁器决定谁先获得外部存储器的使用权。ICache的缓存大小可配置为16KB或32KB，块大小可以配置为16B或32B，当ICache缓存大小配置为32KB时禁用16B块大小模式。DCache的缓存大小可配置为32KB或64KB，块大小可以配置为16B、32B或64B，当DCache缓存大小配置为64KB时禁用16B块大小模式。


2、eFuse 控制器 (eFuse)
2.1 概述
ESP32-S3 系统中有一块 4096 位的 eFuse，其中存储着参数内容。eFuse 的各个位一旦被烧写为 1，则不能再恢复为 0。eFuse 控制器按照软件配置完成对 eFuse 中各参数中的各个位的烧写。这些参数有些可以通过 eFuse控制器被软件读取，有些直接由硬件模块使用。
2.2 主要特性
• 总存储空间为 4096 位，其中 1566 位可供用户使用
• 一次性可编程存储
• 烧写保护可配置
• 软件读取保护可配置
• 使用多种硬件编码方式保护参数内容
2.3 功能描述
2.3.1 结构
eFuse 从结构上分成 11 个块 (BLOCK0 ~ BLOCK10)。BLOCK0 为 640 位，BLOCK1 为 288 位，其余每个块为352 位。
BLOCK0 存储大部分参数，其中 25 位供硬件使用，软件不可见（详细信息可参见第 2.3.2 节）；还有 29 位处于保留状态，留作未来使用。

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2021-10-28 15:37 上传 esp32-s3_technical_reference_manual_cn_nowatermark.pdf

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Internal ROM (384KB)、Internal SRAM (512 KB)、RTC FAST Memory (8 KB)、RTC SLOW Memory (8 KB)