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[资料] FPGA开发全攻略—工程师创新设计宝典(下册)-技巧篇

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发表于 2022-1-18 18:00:05 | 显示全部楼层 |阅读模式 来自 广东省深圳市
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前言 2
第六章、FPGA应用开发实例.............................................................4
6.1 如何克服FPGA I/O引脚分配挑战.............................................................4
6.2 用 Xilinx XtremeDSP 视频入门套件加速 FPGA 上的视频开发.............................................................10
6.3用 Spartan-3A DSP 器件实现汽车应用中的块匹配.............................................................14
6.4 利用 CoolRunner-II CPLD 设计 GPS 系统.............................................................20
6.5 利用赛灵思 EDK工具和IP设计多处理器SOC.............................................................23
6.6 利用JTAG链进行更为精确的系统级和芯片级功率分析和热分析.............................................................27
6.7 识别和解决赛灵思FPGA设计中的时序问题.............................................................34
第七章、FPGA设计百问.............................................................40
第八章、FPGA开发资源总汇.............................................................78
第九章、编委信息与后记.............................................................79
第十章、版权声明.............................................................80

第六章、FPGA应用开发实例
6.1 如何克服 FPGA I/O 引脚分配挑战
对于需要在 PCB 板上使用大规模 FPGA 器件的设计人员来说,I/O 引脚分配是必须面对的众多挑战之一。 由于众多原因,许多设计人员发表为大型 FPGA 器件和高级 BGA 封装确定 I/O 引脚配置或布局方案越来越困难。 但是组合运用多种智能 I/O 规划工具,能够使引脚分配过程变得更轻松。 在 PCB 上定义 FPGA 器件的 I/O 引脚布局是一项艰巨的设计挑战,即可能帮助设计快速完成,也有可能造 成设计失败。 在此过程中必须平衡 FPGA 和 PCB 两方面的要求,同时还要并行完成两者的设计。 如果仅仅针 对 PCB 或 FPGA 进行引脚布局优化,那么可能在另一方面引起设计问题。 为了解引脚分配所引起的后果,需要以可视化形式显示出 PCB 布局和 FPGA 物理器件引脚,以及内部 FPGA I/O 点和相关资源。 不幸的是,到今天为止还没有单个工具或方法能够同时满足所有这些协同设计需求。 然而,可以结合不同的技术和策略来优化引脚规划流程并积极采用 Xilinx® PinAhead 技术等新协同设计工 具来发展出一套有效的引脚分配和布局方法。 赛灵思公司在 ISE™ 软件设计套件 10.1 版中包含了 PinAhead。 赛灵思公司开发了一种规则驱动的方法。首先根据 PCB 和 FPGA 设计要求定义一套初始引脚布局,这样利 用与最终版本非常接近的引脚布局设计小组就可以尽可能早地开始各自的设计流程。 如果在设计流程的后期由 于 PCB 布线或内部 FPGA 性能问题而需要进行调整,在采用这一方法晨这些问题通常也已经局部化了,只需要 在 PCB 或 FPGA 设计中进行很小的设计修改。
步骤1: 评估设计参数
那么,从哪里开始呢? 首先应当尽早制定 I/O 分配策略。 但没有优化工具或完整的网表,完成这一任务可 能很困难。
首先,让我们先回答几个问题来确定 PCB 物理参数和限制 : PCB 板有几层、走线宽度以及过孔尺寸多大? PCB 参数对可使用的 FPGA 封装类型 ( 如 BGA) 有限制吗? PCB 上有没有 FPGA 必须使用的固定接口位置? 其它芯片、连接器或布局限制? 哪些高速接口需要特别关注? 能否将布局策略可视化,从而保证最短互连? 你会发现画一张 PCB 布局图很有帮助。PCB 布局图上应当包括所有主要元器件以及关键接口和总线,从 而可以帮助确定最佳的 FPGA 引脚分配。 请注意将元器件画在 PCB 板的实际安装面上。 标注出需要特别关注 的接口,如高速总线和差分对 ( 图 1)。 下一步,检查 FPGA 器件的布局来了解芯片上的物理资源所在。 列出设计中使用的不同电压和时钟,开始 隔离设计需要的接口。 然后确定设计是否使用特殊的 I/O 接口资源,如千兆收发器 (GT)、BUFR、IODELAY 以 及数字时钟管理器。这些资源可能需要将有关的 I/O 引脚布署得尽量互相靠近。 现在需要确定设计中使用的 PowerPC™、DSP48 和 RAM16 等 FPGA 资源的位置。 将连接到 I/O 组的任何 相关 I/O 尽量置于尽相关资源最近的地方。 然后看一下能否将某些 I/O 信号组合到接口,这对于引脚分配很有 帮助。 最后,确定 FPGA 的配置模式。
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步骤2: 定义引脚布局要求
一旦了解了主要的 FPGA 接口并创建了物理布局的原型,就可以定义引脚布局了。 有些设计人员喜欢使用 包含所有 I/O 信号数据表来保持与引脚的对应。 你可以按电压、时钟、接口或总线对它们进行分组。 这一方法确实非常有用,因为它可帮助你将信号组合成组,从而在分配引脚时可以按组进行。 这一阶段,你还会发现为 了实现最优 PCB 布线,有些关键接口必须置于器件的某个边,或者利用外部物理引脚。 在考虑到 FPGA 和 PCB 要求并确定了主要的接口位置以后,下一步是根据所有这些条件将引脚分配给 I/O 组。 这也是真正开始工作的地方。 在当前的设计流程中,引脚分配时一项耗费时间的任务,在解决任何性能和 信号完整性问题的过程中可能会涉及许多尝试和错误。 传统上,设计人员都是徒手画图来完成这项任务的,因 为 EDA 和芯片供应商没有提供帮助设计人员将 FPGA 和 PCB 引脚布局可视化的工具。 但现在赛灵思公司提供了相应的工具。 在 ISE Foundation™ 软件工具 10.1 版本中包含的 PlanAhead Lite 是 PlanAhead™ 设计、分析和平面布局工具的简化版。 其中包括的针对 PCB 和 FPGA 设计的 PinAhead 的工具 使得 I/O 引脚配置更为容易。这里我们不打算详细介绍该工具的所有细节,而只是看一下如何将其用于 I/O 引脚 分配。

步骤3: 利用PinAhead进行引脚分配
PinAhead 环境提供了一组不同的视图。利用这些视图可以帮助完成 I/O 端口信息与物理封装引脚或裸片 I/ O 盘 (Pad) 的对应和分配 ( 图 2)。 PinAhead 的图形环境与 PlanAhead 类似,在器件视图中清晰地显示出芯片 上的 I/O 盘和相关资源,并在封装视图中显示出物理器件引脚。 视图同时显示出 I/O 端口和物理引脚信息,这 样可以通过交叉选取来试探逻辑设计和物理器件资源的对应。 你可以在没有设计网表的情况下使用 PinAhead 来尝试器件资源,或者直接开始 I/O 引脚规划流程。 封装 引脚视图 (“Package Pins”view) 根据器件数据表列出了器件封装技术参数,因此大多数情况下在进行引脚配 置时都不再需要去参考器件数据手册。 封装引脚视图以列表形式对 I/O 组 (bank) 进行了分类,因此可以同时在 器件和封装视图中交叉选择和高亮显示 I/O 组。 视频清晰显示出物理引脚位置和裸片中的 I/O 盘的关系,从而 简化了 I/O 组的优化选择。 封装引脚视频还显示了 I/O 组中每一引脚的信息。 你可以利用 PinAhead 接口从头开始创建 I/O 端口,也可以从 CSV 格式数据表、HDL 源文件头或综合后的 网络和 UCF 格式约束文件中导入 I/O 端口。 I/O 端口视图 (“I/O Ports”view) 显示出设计中定义的所有 I/O 端 口信号,总线文件夹则显示分组的总线和差分对信号。 你可以按不同方式对封装引脚和 I/O 端口视图进行排序。 可以切换列表视图显示基于分类的列表或全部列 表,或者点击鼠标对封装引脚视图进行排序,显示所有可用的全局时钟或地区时钟引脚。 同时还可以将信息导 出到 CSV 格式数据表,做为引脚配置的出发点。 PinAhead 还提供了一个界面,支持有选择地禁止 PinAhead 将 I/O 端口分配给某些 I/O 引脚、I/O 引脚组或 I/O 组。 可以在封装引脚、器件或封装视图中选择和禁止引脚。 例如,你可以对封装引脚视图 (Package Pins view) 排序并禁止所有 VREF 引脚。 PinAhead 允许将相关的 I/O 端口和总线组合为“接口”(interface)。 这样组合使你可以将相关 I/O 端口做 为单个实体处理,从而简化了 I/O 端口管理和分配任务。 接口组合功能可以更容易地可视化显示和管理与特定 逻辑接口相关联的所有信号。

步骤4: 为最终核签(Sign-Off)运行DRC和WASSO
一旦完成引脚分配,就可利用 PinAhead 丰富的 DRC 规则来进行核签前的 DRC 检查,保证在运行 PlanAhead 软件实施工具前设计是无错的。 工具中的众多 I/O 和时钟相关规则可保证 I/O 布局是合法的。 可利 用 PlanAhead 的 DRC 对话框来选择相应的规则。 如果工具发现违反规则的情况,将会显示带有错误信息的 DRC 结果表。 选择相应的错误信息可以更进入 地了解有关情况。 PlanAhead 还提供了加权平均同步转换输出 (WASSO) 分析功能,可帮助识别引脚分配引起的潜在信号完 整性问题。 为工具提供 PCB 设计的寄生参数特性,PlanAhead 软件将会分析不同的 I/O 组以及其近邻,并报告 每一 I/O 组的利用情况和状态。

步骤5: 导出I/O引脚分配数据
你可以将 I/O 端口列表和封装引脚信息从 PlanAhead 软件导出为 CSV 格式文件、HDL 头或 UCF 文件。 CSV 文件包括有关器件封装引脚的所有信息,以及与设计相关的 I/O 引脚分配和配置。 列表中的封装引脚部分 是数据表中定义 I/O 端口的很好起点。
你还可以利用该数据表自动生成设计小组开始 PCB 布局所需要的 PCB 原理图符号。 然而,有时这些符号 对于原理图来说太长了,可能需要将它们缩短为几个符号。 利用 PinAhead 中的创建的接口组可以快速做到这 一点。以原理图符号形式提供这些 I/O 引脚配置为 PCB 设计人员开始 PCB 布局提供了很好的基础。 因为如果 在引脚分配的最初就考虑到 PCB 接口,那么最很可能与最终的引脚配置比较接近。

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2022-1-18 16:06 上传
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发表于 2022-1-18 18:54:16 | 显示全部楼层 来自 广东省深圳市
谢谢分享FPGA的资料
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发表于 2022-1-19 09:28:13 | 显示全部楼层 来自 上海市
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