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[资料] 基于OMAPL138与FPGA的惯性姿态测量系统设计与实现

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发表于 2022-4-17 18:00:00 | 显示全部楼层 |阅读模式 来自 广东省深圳市
摘要:为了满足高性能、低成本及多接口的惯导使用需求,设计一种基于OMAPL138+FPGA的大存储空间惯性姿态测量系统;系统设计充分利用 OMAPL138的异构双核结构,结合每种处理器应用特点,进行任务划分并构建硬件平台;设计了丰富的外围接口,通过选择接入GPS、北斗或里程计,能够实现多种组合导航方式;根据使用环境提出惯导与里程计组合导航方案和相应软件流程,并进行了姿态精度测量及导航定位精度试验;姿态测量精度优于 0.5密位,纯惯性导航定位精度为0.3‰D(CEP),组合导航的定位精度为0.14‰,试验结果表明,系统稳定可靠,硬件平台满足惯导计算机设计需求。

随着计算机技术水平的提高,计算机性能大幅度提升,以计算机为数字平台的捷联惯导系统迅速发展。近些年,惯导系统有向小型化甚至微型化发展的趋势;且传感器的数据更新率越来越快,对惯导计算机的处理速度及存储空间提出了更高的要求;此外,不同种类的组合导航系统对各类传感器信号有不同的接入形式,因此需要导航计算机的接口方式多样化。国内嵌入式捷联惯导系统普遍存在导航计算机结构简单,运算速度不高,存储空间小等问题,从而不能在较短的周期内完成高精度姿态解算。因此,设计一款体积小、速度快,存储空间大,多种外设接口的惯性姿态测量系统具有较广泛的应用需求。

1、方案设计
本文提出了一种新的高性能嵌入式捷联惯导姿态解算硬件方案。使用异构双核处理器 OMAPL138及FPGA为系统的运算单元与控制核心,双核处理器 OMAP一L138 芯片内嵌ARM9 内核与C6713 DSP内核,DSP 内核实现各种数据的预处理、传感器信号的误差补偿、姿态解算、导航 解算等;ARM内核负责任务控制及管理;FPGA 选用 Xilinx 公司的Spant 6系列芯片 XC6SLX45T,用来实现与外部传感器的数据采集与通信。本文所采集的传感器主要有∶惯性器件(3个陀螺及3个加速度计)、GPS/北斗接收机、里程计、温度传感器等。此外,FPGA还通过内部双口 RAM实现与 DSP进行数据交互。系统功能原理如图1所示。

2、硬件设计
2.1 电源设计
硬件平台的搭建需要健壮的、低噪声的电源系统。选择使用线性调节器还是开关调节器至关重要,通过比较两种调节器的优缺点,本文使用LDO调节器与开关调节器结合的供电方法,PLL 电路选择LDO调节器,CPU 核与I/O电源选择开关调节器,在降低功耗的同时可避免电磁辐射对高频电路的干扰。通过分析各芯片供电电压并计算各电压的功耗及电流,本文选择对 DSP电路、FPGA电路及串口电路分别供电。
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2.1.1 DSP供电设计
选用TPS65053电源芯片为DSP供电,该芯片具有两路DC/DC,三路LDO,每路转换电路均有一个使能端,高电平有效。输入5V,输出1.2V、1.8V、3.3V。将1.2V配置为DC/DC输出,为DSP的内核电源;1.8V为DSP中USB及DDR的供电,因DDR的频率较高,故配置1.8V为LDO电源;3.3V为IO电源,配置为DC/DC。
OMAOL138上电顺序为内核1.2V先上电,然后1.8V,最后3.3V。为了使+1.2V先供电,用5V使能TPS65053的ENDCDC1启动+1.2V。使用TPS3808G01控制1.2V使能1.8V。将TPS65053的1.2V输出连接至TPS3808G01的SENSE端,如图2所示,当+1.2V上电后,EN1V8输出为高,使能ENLDO1,启动+1.8V。十1.8V启动后,TPS65053的ENDCDC2使能,启动+3.3V,至此,OMAPL138的上电过程完成。

2.3 复位设计
从简化硬件电路和降低硬件成本考虑,本文复位部分主要通过软件复位来实现。通过将+3.3V的电源掉电复位信号与手动复位开关J5输入至一个"与"逻辑芯片SN74AHClG08,并将其输出信号FPGA_RST_IN连接至FPGA的I/O端。在FPGA内部,对FPGA_RST_IN信号进行逻辑运算,运算后分别作为DSP和FPGA的复位信号输出。逻辑运算的主要过程为∶FPGA上电正常20.8ms后,将输出给DSP的复位信号拉低,DSP开始复位,275ms后,DSP复位信号拉高;358ms后,输出给FPGA的复位信号拉低,500ms后,FPGA的复位信号拉高。以此保证在每次复位结束后DSP先于FPGA工作,不但可以使得系统整体可靠工作,而且可以降低系统峰值功耗。

2.4 传感器采样电路设计
本文对传感器的采集主要包括数字传感器与模拟传感器两部分,其中,陀螺、历程计及GPS接收机输出为数字信号,由FPGA直接采集;加速度计输出为模拟信号,采样前端为差分放大电路,采样后直接输出数字信号,由FPGA控制。选择ADS1210,24位高精度模数转换器,带有同步时钟引脚,可实现多路数据的同步转换。当采样速度1kHz时,可达到20位的有效分辨率。加速度计的模拟采样电路共3路,图3所示为其中一路的采样电路图
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2.5 存储设计
本文 DSP 数据存储器选择 DDR2 SDRAM 与OMAP一L138的 DDR空间相连,芯片选用型号为 MT47H64M16BT,共有64 M空间,用来存放数据变量、堆栈等。
因惯导姿态解算对存储空间要求较高,结合系统实际导航算法需求,程序存储器选用成本较低、且可以达到较高存储密度的 NAND 型 FLASH K9F4G08UOAH,与 OMAP一L138的EMIFA 空间相连。
FPGA通过 FLASH 配置芯片 XCF16PFSG48C进行程序存储,当 FPGA上电或复位后,FPGA从 FLASH配置芯片中读取程序并运行。

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发表于 2022-7-20 10:10:15 | 显示全部楼层 来自 四川省成都市
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