一. 关于 IEEE 1364 标准
Verilog 语言标准化的目的是将现存的通过 Verilog-XL 仿真器体现的 Verilog 语言标准化。IEEE 的 Verilog 标准与事实上的标准有一些区别。因此，仿真器有可能不完全支持以下的一些功能：
●在UDP（
用户自定义原语）和
模块实例中使用数组（见Instantiation说明）。
●含参数的宏定义（见‘define）。
●IEEE标准不支持用数字表示的强度值（见编译预处理命令）。
●有许多Verilog-XL支持的系统任务、系统函数和编译处理命令在IEEE标准中不支持。
●若在模块中其Net或寄存类型变量只有一个驱动，IEEE标准允许在一个指定块中， 延迟路径的最终接点可以是一个寄存器或Net类型的变量。而在此标准推出之前，对最终接点的类型有着严格得多的要求（见
SPECify说明）。
●指定路径的延迟表达式最多可以达到12个延迟表达式，表达式之间需用逗号隔开。而在此标准推出之前，最多只允许六个表达式（见Specify说明）。
●在Net类型变量的定义中，标量保留字scalared与矢量保留字 vectored的位置也做了改动。原先，保留字位于矢量范围的前面。在IEEE标准中，它应位于Net类型的后面（见Net说明）。
●在最小-典型-最大常量表达式中，对于最小、典型与最大值的相对大小并无限制。而原先最小值必须小于或等于典型值，典型值必须小于或等于最大值。
●在IEEE标准中，表示延迟的最小-典型-最大表达式不必括在括号里。而原先，它必需括在括号里。
二. Verilog 简介
在Verilog HDL 中，我们可通过高层模块调用低层和基本元件模块，再通过线路连接（即下文中的ＮET）把这些具体的模块连接在一起，来描述一个极其复杂的数字逻辑电路的结构。所谓基本元件模块就是各种逻辑门和用户定义的原语模块（即下文中的UDPs）。而所谓NET实质上就是表示电路连线或总线的网络。
端口连接列表用来把外部NET连接到模块的端口（即引脚）上。寄存器可以作为输入
信号连接到某个具体模块的输入口。NET和寄存器的值可取逻辑值０，１，x（不确定）和 z（高阻）。除了逻辑值外，NET还需要有一个强度（Strength）值。在开关级模型中，当NET的驱动器不止一个时，还需要使用强度值来表示。逻辑电路的行为可以用Initial和Always 的结构和连续赋值语句，并结合设计层次树上各种层次的模块直到最底层的模块(即UDP及门)来描述。
模块中每个Initial块、Always块、连续赋值、UDP 和各逻辑门结构块都是并行执行的。而 Initial及Always块内的语句与软件编程语言中的语句在许多方面非常类似，这些语句根据安排好的定时控制（如时延控制）和事件控制执行。在Begin-End块内的语句按顺序执行，而在Fork-Join块中的语句则并行执行。 连续赋值语句只可用于改变NET的值。寄存器类型变量的值只能在Initial及Always块中修改。Initial及Always块可以被分解为一些特定的任务和函数。PLI （即可编程语言接口的英语缩写）是完整的Verilog语言体系的一个的组成部分，利用PLI便可如同调用系统任务和函数一样来调用
C语言编写的各种函数。
编译
Verilog的原代码通常键入到计算机的一个或多个文本文件上。然后把这些文本文件交给
Verilog编译器或解释器处理，编译器或解释器就会创建用于仿真和综合必需的数据文件。
有时候，编译完了马上就能进行仿真，没有必要创建中间数据文件。
三. 语法总结
典型的 Verilog 模块的结构：
module M (P1, P2, P3, P4);
input P1, P2;
output [7:0] P3;
inout P4;
reg [7:0] R1, M1[1:1024];
wire W1, W2, W3, W4;
parameter C1 = “This is a string”;
initial
begin : 块名
// 声明语句
end
always @ (触发事件)
begin
// 声明语句
end
// 连续赋值语句..
assign W1 = Expression;
wire (Strong1, Weak0) [3:0] #(2,3) W2 = Expression;
// 模块实例引用
COMP U1 (W3, W4);
COMP U2 (.P1(W3), .P2(W4));
task T1; //任务定义
input A1;
inout A2;
output A3;
begin
// 声明语句
......
四. 编写 Verilog HDL
源代码的标准
编写 Verilog HDL 源代码应按标准进行，其标准可分成两种类别。第一种是语汇代码的编写标准，标准规定了文本布局，命名和注释的约定，其目的是为了提高源代码的可读性和可维护性。第二种是综合代码的编写标准，标准规定了 Verilog 风格，其目的是为了避免常常碰到的不能综合和综合结果存在缺陷的问题，也为了在设计流程中及时发现综合中会发生的错误。
下面列出的代码编写标准可根据所选择的工具和个人的爱好自行作一些必要的改动。
语汇代码的编写标准：
●每一个Verilog源文件中只准编写一个模块，也不要把一个模块分成几部分写在几个源文件中。
●源文件的名字应与文件内容有关，最好一致（例 ModuleName.v）。
●每行只写一个声明语句或说明。
●如上面的许多例子所示，用一层层缩进的格式来写。
●用户定义变量名的大小写应自始至终一致（例如，变量名第一个字母大写）。
●用户定义变量名应该是有意义的，而且含有一定的有关信息。而局部名（例如循环变量）可以是简单扼要。
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发表于 2022-4-28 17:13
