| 类型 | 项目 | 要求 | 风险点及影响 |
| 功能 | LDO带载功率，功率耗散要满足要求，如不知道每一路电源分解后的功耗值，可向Rockchip申请EVB Demo的测试数据做参考。 | 必须 | 设计要求 |
| 机器各模块正常工作以后，需在做reboot测试时及大型功耗场景对系统各电源做观察，电源不能出现有塌陷或瞬时纹波大的情况。 | 可选项 | 设计要求 |
| 原理图 | DC输入端放置100uF以上容量电解电容，吸收DC插入瞬间的峰值电压，以及改善电源纹波。 | 可选项 | 设计要求 |
| CPU&NPU有用不到的功能模块，信号及电源管脚保持悬空即可； | 可选项 | 设计要求 |
| 所有CPU&NPU的电源管脚需均放置0.1uF耦合电容； | 必须 | 设计要求 |
| 电源部分，参考图的串接的电阻或磁珠不要删掉，因为IC需要做RC或LC滤波设计。 | 必须 | 设计要求 |
| PMIC的上电时序以及电源分配是固定的，请不要随意改动各路电源所使用的LDO和DC-DC； | 必须 | 设计要求 |
| PMIC如果使用按键复位，PMIC的RESETB信号管脚需放置0.1uF滤波电容； | 必须 | 设计要求 |
| PMIC的DC-DC以及充电电感参考值为：感量0.47uH，饱和电流2.5A； | 必须 | 设计要求 |
PMIC的DC-DC反馈补偿所加的100ohm电阻，此设计考虑的情况为：
1.实际生产或使用过程中若出现远端的反馈节点开路的情况（比如芯片虚焊或者主控空贴），DCDC的FB电压悬空会增大SW的输出电压。这个电阻可以使输出电压依然稳定在设定值，避免因反馈节点开路导致DCDC输出电压失控导致的CPU过压损坏；
2.反馈线与电源线存在一个环路，某些设计中可能感应到噪声影响DCDC，这个电阻可以在一定程度上减小这个影响； | 必须 | 设计要求 |
| 类型 | 项目 | 要求 | 风险点及影响 |
| 平台共性 | 原理图 | SDIO、I2S、I2C、PCM、SPI、UART等总线，以及普通GPIO口线，有独立IO电源供电PIN时，要注意与外接设备IO电平匹配情况。有独立IO电源支持不同电压域时，除了硬件需要匹配，软件也需对应匹配。 | 必须 | 设计要求 |
| SDIO、I2S、I2C、PCM、SPI、UART等总线，以及普通GPIO口线，有经连接器实现板对板连接时，建议串接一定阻值的电阻(高速信号2.2ohm-10ohm之间，普通GPIO串22ohm-100ohm，具体要以SI能测过为准则)，以及预留TVS器件； | 必须 | 防止生产过程中的强静电及强浪涌直接灌入芯片GPIO，导致芯片管脚被击穿。 |
| 如连接器上有高电压信号，在器件选型时还应考虑防呆处理； | 可选项 | 防止作业员反插，强电流灌入GPIO而导致芯片击穿。 |
| 用GPIO直接驱动LED灯或控制相应电路使能状态的，应注意GPIO的初始电平状态需求，原理图GPIO管脚描述最后一个字母为"d"的，表示复位状态下为低；最后一个字母为"u"的，表示复位状态下为高。开机后所有GPIO都可以任意配置输入上拉或者下拉； | 必须 | 设计要求 |
| 各类总线，如I2S/I2C/PCM/SPI/SDIO/SDMMC中，CLK信号上的串联匹配电阻，都必须靠近源端（发送端）放置； | 必须 | 设计要求 |
| PCB | 各总线有独立供电脚的，电源引脚的滤波电容应就近PAD PIN布局，电流先流经电容，再进入芯片管脚。双面贴时，电容需要放在管脚背面； | 必须 | 设计要求 |
| I2S/PCM/SDIO/SDMMC总线中，CLK走线必须单独包地以减少干扰；整组走线应以GND作为相临层伴随布线，并与其它信号隔离开来，不建议布线的相临层是电流变化较大的电源平面，或在电源的SW端附近布线。 | 必须 | 设计要求 |
| 严格遵循差分规则走线，需要有完整的参考平面；差分线阻抗为100Ω ±10%. | 必须 | 设计要求 |
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发表于 2022-5-14 21:00
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