本文档主要介绍 RK 平台时钟子系统框架介绍以及配置。
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方案概述
概述
本章主要描述时钟子系统的相关的重要概念、时钟方案、总体流程、代码结构。
重要概念
时钟子系统
这里讲的时钟是给
SOC 各组件提供时钟的树状框架，并不是内核使用的时间，和其他
模块一样，CLOCK 也有框架，用以适配不同的平台。适配层之上是客户代码和接口，也就是各模块（如需要时钟
信号的外设，USB 等）的驱动。适配层之下是具体的 SOC 台的时钟操作细节。
时钟树结构
可运行 LINUX 的主流
处理器平台，都有非常复杂的 CLOCK TREE，我们随便拿一个处理器的
SPEC，查看 CLOCK 相关的章节，一定会有一个非常庞大和复杂的树状图，这个图由 CLOCK 相关的器件，以及这些器件输出的 CLOCK 组成。
相关器件
CLOCK 相关的器件包括：用于产生 CLOCK 的 Oscillator（有源振荡器，也称作谐振荡器）或者Crystal（无源振荡器，也称
晶振）；用于倍频的 PLL（锁相环，Phase Locked Loop）；用于分频的Divider；用于多路选择的 MUX；用于CLOCK
enable控制的与门；使用 CLOCK 的硬件模块（可称作CONSUMER）；等等。
时钟方案
每一个 SOC 都有自己的时钟分配方案，主要是包括 PLL 的设置，各个 CLOCK 的父属性、DIV、MUX等。芯片不同，时钟方案是有差异的。
总体流程
主要内容包括（不需要所有 CLOCK 都支持）：
1. Enable/Disable CLOCK。
2. 设置 CLOCK 的频率。
3. 选择 CLOCK 的 Parent。
代码结构
CLOCK 的软件框架由 CLOCK 的
device Tree（CLOCK 的寄存器描述、CLOCK 之间的树状关系等）、Device
driver 的 CLOCK 配置和 CLOCK API 三部分构成。这三部分的功能、CLOCK 代码路径如表 1-1所示。
| 项目 | 功能 | 路径 |
| Clk-rk3xxx.c | .c中主要是CLOCK的寄存器描述、CLOCK之间的树状关系描述等 | Drivers/clk/rockchip/clk- rk3xxx.c |
| Rk3xxx- cru.h | .h中是CLOCK的ID定义，通过ID匹配CLOCKName。 | lnclude/dt- bindings/clock/rk3xxx-cru.h |
| RK特别的处理 | 处理RK的PLL时钟,处理RK的一些特殊时钟 如 LCDC、I2S 等 | Drivers/clk/rockchip/clk-xxx.c |
| CLK API | 提供 Linux 环境下供 Driver 调用的接口 | Drivers/cl k/clk-xxx.x |
CLOCK 开发指南
概述
本章描述如何修改时钟配置、使用 API 接口及调试 CLOCK 程序。
时钟的相关概念
PLL
锁相环，是由24M的晶振输入，然后内部锁相环锁出相应的频率。这是SOC所有CLOCK的时钟的源。SOC的所有总线及设备的时钟都是从PLL分频下来的。RK平台主要PLL有:
总线
我们 SOC 的总线有 ACLK_PERI、HCLK_PERI、PCLK_PERI、ACLK_BUS、HCLK_BUS、PCLK_BUS.
（ACLK 用于数据传输，PCLK 跟 HCLK 一般是用于寄存器读写）而区分 BUS 跟 PERI 主要是为了做高速和低速总线的区分，ACLK 范围 100-300M，PCLK 范围50M~150M，HCLK 范围 37M~150M。BUS 下面主要是一些低速的设备，如
I2C、I2S、SPI 等，PERI下面一般是
EMMC、GMAC、USB 等。不同的芯片在设计时会有一些差异。例如：对于某些对总线速度要求较高时，可能单独给此设备设计一个独立的 ACLK（如 ACLK_EMMC 或者 ACLK_USB 等）。
各个设备的总线时钟会挂在上面这些时钟下面，如下图结构：
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发表于 2022-5-29 13:00
