一、 封装介绍
PGL22G_MBG324 产品采用 Wire bond 打线球栅阵列封装形式。其封装尺寸均为 15x15mm，植球数量为 324，植球间距为 0.8mm，最大封装厚度为 1.36mm。
二、 封装尺寸和管脚
(一) 封装外形尺寸
| 尺寸符号 | 数 | 值 | 尺寸符号 | 数 值 |
| 最小 | 典型值 | 最大 | 最小 | 典型值 | 最大 |
| D | 14.9 | 15.0 | 15.1 | A | 1. 16 | 1.26 | 1.36 |
| D1 | n/a | 13. 6 | n/a | A1 | 0.25 | 0.30 | 0.35 |
| E | 14.9 | 15.0 | 15.1 | A2 | 0.91 | 0.96 | 1.01 |
| E1 | n/a | 13. 6 | n/a | c | 0.22 | 0.26 | 0.3 |
| b | 0.35 | 0.4 | 0.45 | e | n/a | 0.8 | n/a |
(二) 管脚说明
| PIN name | PIN type | PIN description |
| USER IO PIN |
DIFFIO_[L0,L1,L2,R0,R1
,R2]_[0…n]_[N,P] | Input/Output | 所有普通USER IO被标记为DIFFIO_[L0,L1,L2,R0,R1,R2]_[0…n]_[N,P]。
DIFFIO：表示所有用户 IO 支持差分输入输出，如LVDS；
[L0、L1、L2、R0、R1、R2]:表示 BANK 名
[0…n]：表示 BANK 内唯一的差分对编号；
[N，P]:N 表示差分对的负端，P 表示差分对的正端。 |
| 复用PIN |
DIFFIO_[L0,L1,L2,R0,R1,R2]_[0 …
n]_[N,P]/XXX | 复用PIN被标记为DIFFIO_[L0,L1,L2,R0,R1,R2]_[0…n]_[N,P]/XXX，其中XXX表示如下描述的一种或者几种功能。当复用PIN不做特殊应用时，其可以作为普通USER IO |
| --配置PIN |
MODE_2，
MODE_1，
MODE_0 | input | 配置时，用于配置模式选择，如下：
000: JTAG
001: 主 SPI（X1，X2，X4，X8）
010：主 BPI（X8、X16）
011：从串（X1）
100：从并（X8，X16，X32）
101：从 SPI（X1）
111：内部主 SPI（X1，X2，X4） |
| INIT_FLAG_N | Bidirectional (open-drain) | 配置时，当 FPGA 上电完成，驱动该 PIN 为低电平。当 FPGA 初始化完成后，释放对该 PIN 的驱动。在配置过程中，该 PIN 作为配置错误的指示状态输出。同时，在配置过程中或者初始化过程中，该 PIN 可以由外部输入低电平，用于指示错误或者延迟配置。 |
| CFG_CLK | Input/Output | 配置时钟 PIN。在从模式，该 PIN 作为时钟输入以从外部获取配置数据；在主模式，该 PIN 作为时钟输出以从外部获取配置数据。 |
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发表于 2022-5-31 15:47
