一、 封装介绍
PGL12G-XXFBG256产品采用Wire bond打线球栅阵列封装形式。其封装尺寸均为17x17mm，植球数量为256，植球间距为1.0mm，最大封装厚度为1.43mm。
二、 封装尺寸和管脚
(一) 封装外形尺寸
| 尺寸符号 | 数 | 值 | 尺寸符号 | 数 值 |
| 最小 | 典型值 | 最大 | 最小 | 典型值 | 最大 |
| D | 16.9 | 17.0 | 17. 1 | A | 1.23 | 1.33 | 1.43 |
| D1 | n/a | 15.0 | n/a | Al | 0.32 | 0.37 | 0.42 |
| E | 16.9 | 17.0 | 17.1 | A2 | 0.91 | 0.96 | 1.01 |
| E1 | n/a | 15.0 | n/a | c | 0.22 | 0.26 | 0.3 |
| b | 0.45 | 0.5 | 0.55 | e | n/a | 1.0 | n/a |
(二) 管脚说明
| PIN name | PIN type | PIN description |
| USER IO PIN |
| DIFFIO_[L0,L1,L2,R0,R1,R2]_[0„n]_[N,P] | Input/Outp ut | 所有普通USER IO被标记为DIFFIO_[L0,L1,L2,R0,R1,R2]_[0„n]_[N,P]。
DIFFIO：表示所有用户IO支持差分输入输出，如LVDS；
[L0、L1、L2、R0、R1、R2]:表示BANK名
[0„n]：表示BANK内唯一的差分对编号；
[N，P]:N表示差分对的负端，P表示差分对的正端。 |
| 复用PIN |
| DIFFIO_[L0,L1,L2,R0,R1,R2]_[0 „n]_[N,P]/XXX | 复用PIN被标记为DIFFIO_[L0,L1,L2,R0,R1,R2]_[0„n]_[N,P]/XXX，其中XXX表示如下描述的一种或者几种功能。当复用PIN不做特殊应用时，其可以作为普通USER IO |
| --配置PIN |
MODE_2，
MODE_1，
MODE_0 | input | 配置时，用于配置模式选择，如下：
000: JTAG
001: 主SPI（X1，X2，X4，X8）
010：主BPI（X8、X16）
011：从串（X1）
100：从并（X8，X16，X32）
101：从SPI（X1）
111：内部主SPI（X1，X2，X4） |
| INIT_FLAG_N | Bidirection al (open-drain ) | 配置时，当FPGA上电完成，驱动该PIN为低电平。当FPGA初始化完成后，释放对该PIN的驱动。在配置过程中，该PIN作为配置错误的指示状态输出。同时，在配置过程中或者初始化过程中，该PIN可以由外部输入低电平，用于指示错误或者延迟配置。 |
| CFG_CLK | Input/Outp ut | 配置时钟 PIN。在从模式，该 PIN 作为时钟输入以从外部获取配置数据；在主模式，该 PIN 作为时钟输出以从外部获取配置数据。 |
更多详细内容请下载附件查看
已绑定手机
发表于 2022-6-1 14:46
