紫光同创PK0205_PGL12G_LPG144封装介绍

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一、 封装介绍
PGL12G_LPG144产品采用Wire bond打线方型扁平式（QFP）封装形式。其封装尺寸为22mmx22mm（包含引脚长度）。Pin脚数为144，Pin脚间距为0.5mm，最大封装厚度为1.60mm。

二、 封装尺寸和管脚
(一) 封装外形尺寸

尺寸符号	数		值	尺寸符号	数   值
	最小	典型值	最大		最小	典型值	最大
D	21.80	22.00	22.20	A	n/a	n/a	1.60
D1	19.90	20.00	20.10	A1	0.05	n/a	0.15
E	21.80	22.00	22.20	A2	1.35	1.40	1.45
E1	19.90	20.00	20.10	A3	0.59	0.64	0.69
e	0.40	0.50	0.60	b	0.17	n/a	0.27
L	0.45	0.60	0. 75	b1	0.17	0.20	0.23
c	0.127	n/a	0.18	c1	0.119	0.127	0.135

(二) 管脚说明

PIN name	PIN type	PIN description
USER IO PIN
DIFFIO_[LO,L 1 ,L2,R0,R 1 ,R2]_[0-n]_[N,P]	Input/Outp ut	所有普通 USER IO 被标记为DIFFIO_[L0,L1,L2,R0,R1,R2]_[0„n]_[N,P]。 DIFFIO：表示所有用户 IO 支持差分输入输出，如LVDS； [L0、L1、L2、R0、R1、R2]:表示 BANK 名 [0„n]：表示 BANK 内唯一的差分对编号； [N，P]:N 表示差分对的负端，P 表示差分对的正端。
复用PIN
DIFFIO_[L0,L1,L2,R0,R1,R2]_[0 „n]_[N,P]/XXX		复用 PIN 被标记为 DIFFIO_[L0,L1,L2,R0,R1,R2]_[0„n]_[N,P]/XXX，其中 XXX 表示如下描述的一种或者几种功能。当复用 PIN 不做特殊应用时，其可以作为普通 USER IO
-配置PIN
MODE_2， MODE_1， MODE_0	input	配置时，用于配置模式选择，如下： 000: JTAG 001: 主 SPI（X1，X2，X4，X8） 010：主 BPI（X8、X16） 011：从串（X1） 100：从并（X8，X16，X32） 101：从 SPI（X1） 111：内部主 SPI（X1，X2，X4）
INIT_FLAG_N	Bidirection al (open-drain )	配置时，当 FPGA 上电完成，驱动该 PIN 为低电平。当 FPGA 初始化完成后，释放对该 PIN 的驱动。在配置过程中，该 PIN 作为配置错误的指示状态输出。同时，在配置过程中或者初始化过程中，该 PIN 可以由外部输入低电平，用于指示错误或者延迟配置。
CFG_CLK	Input/Outp ut	配置时钟PIN。在从模式，该PIN作为时钟输入以从外部获取配置数据；在主模式，该PIN作为时钟输出以从外部获取配置数据。

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