立即注册
查看: 970|回复: 0

[资料] 紫光同创PK02006_PGL25G_FBG256封装介绍

已绑定手机
发表于 2022-6-2 16:22:11 | 显示全部楼层 |阅读模式 来自 广东省深圳市
一、 封装介绍
PGL25G_FBG256产品采用Wire Bond BGA封装形式。其封装尺寸为17mmx17mm,植球数量为 256,植球间距为 1.0mm,最大封装厚度为 1.43mm。

二、 封装尺寸和管脚
(一) 封装外形尺寸
尺寸符号尺寸符号数   值
最小典型值最大最小典型值最大
A1.231.331.43C0.220.260.30
A10.320.370.42e1.0
A20.910.961.01b0.450.500.55
D16.917. 017.1aaa0.20
E16.917. 017.1bbb0.25
D115.0ddd0.20
E115.0eee0.25

1.jpg

(二) 管脚说明
PGL25G_FBG256 产品的 user IO 数为 186。
PIN namePIN typePIN description
USER IO PIN
IOI/OUSER IO 在配置前或者配置过程中,当IO_STATUS_C=0, 使能内部puimp,当IO_STATUS_C=h关弟内部 pullup 在用户模式,unused io默认为pulldown,用户也 可通过软件设置为pullup pulldown和float
复用配置PIN
MODE 1input配置复用输入PAD,用于配置模式,主从选择; MODE 1=0,主模式;MODE 1=1,从模式
MODE 0input配置复而输入PAD,用于配宜模式,并行和串行 选择 MODE 0=0,并行配置;MODE 0=L串行配置
INIT FLAG NBidirectio nal (open-drai n)为低时,指示FPGA内部CRAM正在被清空;清 空完毕时,内部释放对该pad的控制。 若在外部将该pad拉低,则会延迟配置的进行 在配置过程中,该PAD为低,表示内部岀现配置 错误
CFG CLKinput , output配置时钟PAD。在从模式,该PAD作为时钟输入 以从外部获取配置数据;在主模式,该PAD作为 时钟输出以从外部获取配置数据。不需要该时钟 时(比如JTAG模式),处于高阻态。
ECCLKinput在主模式下,可选的外部配置时钟输入
CS Ninput , output复用配置PADo (1) 在从并配置模式下,低电平使能并行配置模 式数据接口。 (2) 对于 spi xl 模式,连接 SPI Flash 的 Slave Data input接口,FPGA给SPI flash发送指令和初始地 址 (3) 对于X2和X4模式,也作为数据总线的第


更多详细内容请下载附件查看
2022-6-2 16:21 上传
文件大小:
773.41 KB
下载次数:
12
本地下载

16RD supports Paypal , Payment is calculated at the exchange rate of the day. Unable to download please contact 18902843661 (WhatsApp OR wechat number)

关于一牛网在微软浏览器(Microsoft Edge、IE浏览器)警报通告&解决方案!(无法下载直接更换浏览器即可)

*附件为作者发布,与本站无关,如有侵权,请联系客服删除


您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

合作/建议

TEL: 19168984579

工作时间:
周一到周五 9:00-11:30 13:30-19:30
  • 扫一扫关注公众号
  • 扫一扫打开小程序
Copyright © 2013-2024 一牛网 版权所有 All Rights Reserved. 帮助中心|隐私声明|联系我们|手机版|粤ICP备13053961号|营业执照|EDI证
在本版发帖搜索
扫一扫添加微信客服
QQ客服返回顶部
快速回复 返回顶部 返回列表