紫光同创PK02007_PGL25G_MBG324封装介绍

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一、 封装介绍
PGL25G_MBG324产品采用Wire Bond BGA封装形式。其封装尺寸为15mmx15mm， 植球数量为 324，植球间距为 0.8mm，最大封装厚度为 1.41mm。

二、 封装尺寸和管脚
(一) 封装外形尺寸

尺寸符号	数值			尺寸符号	数值
	最小	典型值	最大		最小	典型值	最大
A	1.21	1.31	1.41	C	0.22	0.26	0.30
A1	0.30	0.35	0.40	e	—	0.8	—
A2	0.91	0.96	1.01	b	0.40	0.45	0.50
D	14.9	15.0	15.1	aaa	—	—	0.15
E	14.9	15.0	15.1	bbb	—	—	0.25
D1	—	13.6	—	ddd	—	—	0.20
E1	—	13.6	—	eee	—	—	0.15

(二) 管脚说明
PGL25G_MBG324 产品的 user IO 数为 226。

PIN name	PIN type	PIN description
USER IO PIN
IO	I/O	USER IO 在配置前或者配置过程中，当 IO_STATUS_C=0， 使能内部 pullup，当 IO_STATUS_C=1，关掉内部 pullup 在用户模式，unuSED io 默认为 pulLDOwn，用户也 可通过软件设置为 pullup pulldown 和 flOAT
复用配置PIN
MODE 1	input	配置复用输入PAD,用于配置模式，主从选择； MODE 1=0,主模式；MODE 1=1,从模式
MODE 0	input	配置复用输入PAD,用于配置模式，并行和串行 选择 MODE 0=0,并行配置；MODE 0=1,串行配置
INIT FLAG N	Bidirectio nal (open-drai n)	为低时，指示 FPGA 内部 CRAM 正在被清空；清 空完毕时，内部释放对该 pad 的控制。 若在外部将该 pad 拉低，则会延迟配置的进行，在配置过程中，该 PAD 为低，表示内部出现配置错误
CFG CLK	input，output	配置时钟PAD。在从模式，该PAD作为时钟输入以从外部获取配置数据；在主模式，该PAD作为时钟输出以从外部获取配置数据。不需要该时钟时（比如JTAG模式），处于高阻态。
ECCLK	input	在主模式下，可选的外部配置时钟输入
CS N	input , output	复用配置PAD。 (1) 在从并配置模式下，低电平使能并行配置模 式数据接口。 (2) 对于 spixl 模式，连接 SPI Flash 的 Slave Data input接口，FPGA给SPI flash发送指令和初始地 址 (3) 对于X2和X4模式，也作为数据总线的第【0】位

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