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[资料] YX21F1GXXX3D 3.3V/1.8V, x8/x16 1Gbit (128Mx8Bit, 64Mx16Bit) NAND FLASH datasheet

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发表于 2022-8-10 10:58:00 | 显示全部楼层 |阅读模式 来自 广东省深圳市
YX21F1GXXXXX 是一个 128Mx8bit 有备用 4Mx8 (x8), 64Mx16bit 有备用 2Mx16(x16) 位容量。该器件提供 3.3/1.8 Vcc 电源,并具有 x8 和 x16 I/O 接口。

内存被划分为可以独立擦除的块,因此可以在擦除旧数据的同时保留有效数据。

该器件包含 1024 个块,由 64 个页面组成,这些页面由 32 个串联闪存单元的两个 NAND 结构组成。

编程操作允许在典型的 200us 内写入 2112 字节的页面,并且可以在 128K 字节的块上在典型的 2ms 内执行擦除操作。

页面中的数据可以以每字 20ns 循环时间(2.7/3.3V 版本)和每字 30ns 循环时间(1.8V 版本)读取。 I/O 引脚用作地址和数据输入/输出以及命令输入的端口。该接口允许减少引脚数并轻松迁移到不同的密度,而无需重新排列占用空间。

使用 CE#、WE#、ALE 和 CLE 输入引脚同步引入命令、数据和地址。

片上编程/擦除控制器可自动执行所有编程和擦除功能,包括必要时的脉冲重复,以及数据的内部验证和裕度。可以使用 WP# 输入引脚锁定修改操作。

本设备支持 ONFI 1.0 规范。

输出引脚 RB#(开漏缓冲器)在每次操作期间发出器件状态信号。在具有多个存储器的系统中,RB# 引脚可以全部连接在一起以提供全局状态信号。

YX21F1GXXXX 提供以下封装。

1、产品清单
PART  NUMBER
ORGANIZATION
VCC RANGE
PACKAGE
YX21F1G08S3D-IA
X8
1.7  – 1.95 Volt
TSOP48pin  12x20mm
YX21F1G08S3D-ID
X8
1.7  – 1.95 Volt
FBGA  63Ball 9x11mm
YX21F1G08S3D-IF
X8
1.7  – 1.95 Volt
FBGA  67Ball 6.5x8mm
YX21F1G08U3D-IA
X8
2.7  – 3.6 Volt
TSOP48pin  12x20mm
YX21F1G08U3D-ID
X8
2.7  – 3.6 Volt
FBGA  63Ball 9x11mm
YX21F1G08U3D-IF
X8
2.7  – 3.6 Volt
FBGA  67Ball 6.5x8mm


逻辑图

逻辑图


信号名称列表
DQ7 - DQ0
Data Input /  Outputs (x8/x16)
DQ15 – DQ8
Data  Input / Outputs (x16)
CLE
Command  latch enable
ALE
Address  latch enable
CE#
Chip  Enable
RE#
Read  Enable
WE#
Write  Enable
WP#
Write  Protect
RB#
Ready  / Busy
Vcc
Power  supply
Vss
Ground
NC
No  Connection


2、特征
■ X8/X16 输入输出总线
- 与非接口
- 地址/数据复用
■ 电源电压
- VCC = 1.8/2.7/3.3 Volt 内核电源电压,用于编程、擦除和读取操作
■ 页读/编程
- x8:(2048+64 备用)字节
- x16:(1024+32备用)字页
- 同步页面读取操作
- 随机访问:25us(最大)
- 串行访问:30ns (1.8V) 20ns (2.7/3.3V)
- 页面编程时间:200us (Typ)
■ 页面复制回来
- 无需外部缓冲的快速数据复制
■ 缓存程序
- 内部缓冲区以提高程序吞吐量
■ 读取缓存
■ 旧版/ONFI 1.0 命令集
■ 快速块擦除
- 块大小:
x8:(128K + 4K)字节 x16:(64K+2K)字
- 块擦除时间:2ms(典型值)
■ 存储单元阵列
- x8: (2K + 64) 字节 x 64 页 x 1024 块
-x16:(1K + 32) 字 x 64 页 x 1024 块
■ 电子签名
- 制造商代码
- 设备代码
■ 状态寄存器
■ 硬件数据保护
■ 数据保留
- 100K 循环程序/擦除循环
- 数据保留:10 年(4bit/512byte ECC)
- 块 0 是一个有效块,并且将在 ECC 的至少 1K 编程擦除周期内有效

3、引脚说明
Pin Name
Description
DQ0-DQ7(x8) DQ0-DQ15(x16)
DATA  INPUTS/OUTPUTS
    The DQ pins allow to input command, address and data and to output data  during read / program operations. The inputs are latched on the rising edge  of Write Enable (WE#). The I/O buffer float to High-Z when the device is  deselected or the outputs
    are disabled.
CLE
COMMAND  LATCH ENABLE
    This input activates the latching of the DQ inputs inside the Command  Register on the Rising edge of Write Enable   (WE#).
ALE
ADDRESS  LATCH ENABLE
    This input activates the latching of the DQ inputs inside the Command  Register on the Rising edge of Write Enable   (WE#).
CE#
CHIP  ENABLE
    This input controls the selection of the device. When the device is busy  CE# low does not deselect the memory.
WE#
WRITE  ENABLE
    This input acts as clock to latch Command, Address and Data. The DQ inputs  are latched on the rise edge of WE#.
RE#
READ  ENABLE
    The RE# input is the serial data-out control, and when active drives the  data onto the I/O bus. Data is valid tREA after the falling edge of RE# which  also increments the internal column address counter by one.
WP#
WRITE  PROTECT
    The WP# pin, when Low, provides an Hardware protection against undesired  modify (program / erase) operations.
RB#
READY  BUSY
    The Ready/Busy output is an Open Drain pin that signals the state of the  memory.
VCC
SUPPLY  VOLTAGE
    The VCC supplies the power for all the operations (Read, Write, Erase). An  internal lock circuit prevent the insertion of Commands when VCC is less than  VLKO
VSS
GROUND
NC / DNU
NOT  CONNECTED / DON’T USE

笔记:
1. 应在 VCC 电源电压引脚和 VSS 接地引脚之间连接一个 0.1 μF 电容,以将电流浪涌从电源中解耦。 PCB 走线宽度必须足以承载编程和擦除操作期间所需的电流。

4、功能框图

功能框图

功能框图



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