本帖最后由 不能说的秘密 于 2022-9-7 11:18 编辑
一种软件定义的行业标准 SPI（串行外设接口）组件，允许您通过 xCORE GPIO 硬件响应端口控制 SPI 总线。 SPI是一种四线硬件双向串行接口。
SPI 总线可由 xCORE 设备中的多个任务使用，并且（每个任务寻址相同或不同的从设备）并且与同一总线上的其他从设备兼容。
特征
• SPI 主机和 SPI 从机模式。
• 支持高达 100 Mbit 的速度。
• 多从设备支持
• 支持所有时钟极性和相位配置。
典型的资源使用
下表显示了一些不同配置中的典型资源使用情况。 确切的资源使用将取决于应用程序对库的特定使用。
| Configuration | Pins | Ports | Clocks | Ram | Logical cores | | Master (synchronous,zero clock blocks) | 4 | 4(1-bit) | 0 | ~1.3K | 0 | | Master(synchronous, one clock block) | 4 | 4(1-bit) | | ~2.7K | 0 | | Master (asynchronous) | 4 | 4(1-bit) | 2 | ~3.3K | ≤1 | | Slave(32 bit transfer mode) | 4 | 4(1-bit) | | ~0.8K | ≤T | | Slave(8 bit transfer mode) | 4 | 4(1-bit) | | ~0.8K | ≤1 |
如果不需要任何一条数据线，则减少引脚数.
软件版本和依赖项
本文档适用于该库的 3.0.2 版本。 众所周知，它适用于 14.1.1 版xTIMEcomposer 工具套件，它可能适用于其他版本。
该库没有任何依赖关系（即它不依赖任何其他库）。
相关应用笔记
以下应用笔记使用此库：
• AN00160 - 如何作为 SPI 主机进行通信
• AN00161 - 如何作为 SPI 从机进行通信
1 外部信号说明
SPI 协议需要一个时钟、一个或多个从机选择以及一根或两根数据线。
| SCLK | 时钟线，由主机驱动 | | MOSI | 主输出，从输入数据线，由主驱动 | | MISO | 主机输入，从机输出数据线，由从机驱动 | | SS | 从机选择线，由主机驱动 |
表 1：SPI 数据线
在任何数据传输过程中，主设备都会激活 SS 线，然后在 SCLK 线上输出一系列转换。 在此期间，从机将驱动数据由主机采样，主机将驱动数据由从机采样。 在传输结束时，SS 被取消断言。 如果从机选择线未驱动为高电平，则从机应忽略其他线路上的任何转换。
1.1 SPI 模式
SPI 的数据采样点由时钟极性 (CPOL) 和时钟相位 (CPHA) 参数定义。SPI 时钟极性可以通过 CPOL 反转或不反转，CPHA 参数用于移动采样相位。 以下部分说明了与时钟相关的 MISO 和 MOSI 数据线。 时间安排如下：
| t1 | 从事务开始到数据在数据引脚上有效的最短时间。 | | t2 | 传输间隙。 这是必须取消断言从选择的最短时间。 | | MAX CLOCK RATE | 这是配置支持的最大时钟频率 |
表 2：SPI 时序
建立和保持时序从底层 xCORE 器件继承。 有关这些时序的详细信息，请参阅器件数据表。
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发表于 2022-9-7 11:17
