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芯科Versal架构和产品规格:概述高级产品规格datasheet ...
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芯科Versal架构和产品规格:概述高级产品规格datasheet
United
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United
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发表于 2022-10-22 14:57:38
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一般说明
Versal® 设备是业界首个自适应计算加速平台 (ACAP),将自适应处理和加速引擎与可编程逻辑和可配置连接相结合,为数据中心、汽车、5G 无线、有线等各种应用提供定制的异构硬件解决方案和防御。 Versal ACAP 具有转换功能,如集成硅主机互连外壳和智能引擎(AI 和 DSP)、自适应引擎和标量引擎,提供优于传统
FPGA
、CPU 和 GPU 的性能/瓦特。
AI边缘系列:
该系列在设计时考虑到了安全性,提供了一个自适应技术平台,为边缘应用程序结合了高 AI 推理性能、低延迟和电源效率。
AI核心系列:
具有中等密度可编程逻辑和连接能力以及 AI 和 DSP 加速引擎的高计算系列。
总理系列:
具有中等密度可编程逻辑、信号处理和连接能力的中档系列。
高级系列:
高端、高带宽系列,丰富的网络接口、安全引擎,提供高计算密度。
HBM 系列:
对于内存受限、计算密集型应用程序,该系列具有 3D IC 内存的异构集成、安全连接和自适应计算,以消除性能瓶颈。
系列比较
表 1:设备资源
Versal ACAP Resources and Capabilities
AI Edge Series
AI Core Series
Prime Series
Premium Series
HBM
Series
Programmable Network on Chip (NoC)
√
√
√
√
√
Aggregate INT8 TOPs
7–228
57–228
8–57
20–363
107–157
System Logic Cells (K)
44–1,139
540–1,968
329–2,233
833–7,352
3,837–5,631
Hierarchical Memory (Mb)
40–177
90–191
54–282
128–994
509–752
DSP Engines
90–1,312
928–1,968
464–3,984
1,140–14,352
7,392–10,848
AI Engines
8–304
128–400
–
0–472
–
Processing System
√
√
√
√
√
Serial Transceivers
0–44
8–44
8–48
44–168
88–128
Max. Serial Bandwidth (full duplex) (Tb/s)
2.5
2.5
7.8
17.6
11.2
I/O
114–530
478–770
316–770
132–780
780
Memory Controllers
1–3
2–4
1–4
2–4
4
HBM (GB)
–
–
–
–
8–32
功能总结
结构
Versal ACAP 围绕由可编程片上网络 (NoC) 组成的集成外壳构建,可实现对设备的整个高度和宽度的无缝内存映射访问。 ACAP 包括:多核标量处理系统 (PS); 具有 DMA 和高速缓存一致性互连设计 (CPM) 的 PCIe® 集成块; 用于人工智能和复杂信号处理的 SIMD VLIW AI 引擎加速器; 可编程逻辑 (PL) 中的自适应引擎。 这些共同构成了一个平台,可用于云、边缘和网络应用程序的快速上市 (TTM) 计算加速。 与 PS 相邻的平台管理控制器 (PMC) 负责引导和配置设备。 Versal 设备通常在设备的南北边缘具有 I/O 和内存控制器,在东西边缘具有串行
收发器
。 NoC 跨越设备的整个高度和宽度。
计算和加速
Versal AI Core 系列具有一系列信号处理内核,这些内核针对机器学习、卷积神经网络、无线电、回程、电缆和
雷达
应用中的功能进行了高度优化。 该阵列由多个 AI 引擎组成,每个引擎都包含一个 32 位标量 RISC 处理器、定点和浮点向量单元、数据存储器和互连。 AI 引擎可以用作单个图块、完整阵列或介于两者之间的任何粒度。 在 AI 引擎阵列中创建自定义加速和计算引擎是通过 C 和 C++ 在高层次上完成的。
每个 Versal ACAP 都有标量引擎,在 PS 中包含一个双核 Arm® Cortex®-A72 (APU) 和一个双核 Arm Cortex-R5F (RPU)。 PS 包括许多用于通信标准的外围设备,包括千兆以太网和 USB 2.0,以及用于 SPI、I2C、UART 和 CAN-FD 的控制器。 PS 通过 NoC 访问设备顶部和底部的 DDR 内存控制器。 除了与外部存储器的接口外,APU 还包括: 2 级 (L2) 缓存; RPU 包括紧密耦合内存 (TCM); APU 和 RPU 都可以访问片上存储器 (OCM)。
PL 由可配置的逻辑块组成,包含 6 输入查找表 (LUT) 和触发器; 不同大小的内存块; 36Kb 块 RAM 和 288Kb UltraRAM; 数字信号处理 (DSP) 模块; 以及丰富的互连、开关和多路复用器将模块连接在一起。 所有资源都按列排列。 PL 被划分为固定高度的区域。 每个区域都有自己的时钟功能和 NoC 接入点。
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不慕仙
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不慕仙
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发表于 2022-10-23 09:21:35
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