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[资料] 紫光同创Titan系列产品时钟用户指南

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发表于 2022-10-26 14:52:22 | 显示全部楼层 |阅读模式 来自 广东省深圳市
一、 总体介绍
Titan 系列产品 提供了丰富的片上时钟资源, 包括 基于象限的 GLOBAL CLK 整个器件被分割 成四个象限 , 每个象限有各自独立的 14 个 GLOBAL CLK 网络 。 基于 Region 的  REGIONAL CLK 整 个器件被分割成多个 Region 每个 Region 有各自独立的 2 个 REGIONAL CLK 网络 。 专用于高速接 口应用的 IO CLK 器件 每一侧( 左 侧除外) 各 有四个 IO CLK 网络 。 PGT180H 提供了 8 个 PLL 以 满足用户关于频率变化和相位调整的需求 。 PGT180H 片内提供了 8 个 DLL 为高速接口 应用 提供了延 迟锁相功能 。
为了提高时钟的 性能, Titan 系列产品 还提供了 CLK 相关的 特殊 IO ,包括三类:时钟输入管脚 PLL 参考时钟输入管脚以及 PLL 反馈输入时钟管脚。 和普通 IO 相比, 使用这些 时钟输入 管脚可以 避 免普通布线资源带来的干扰,从而 得到较好的时钟性能 。 不作为时钟输入时,这些 时钟输入管脚可作为普通 IO 使用。

二、 详细介绍
(一) 时钟输入
时钟输入管脚可以直接接入到内部时钟网络,包括GLOBAL CLK,REGIONAL CLK 或IO CLK;从而减少干扰,提高时钟质量。时钟输入管脚可以是一对差分输入端口,也可以是一个单端输入端口;选择单端输入时,仅仅PAD T 可直接接入到内部时钟网络。不作为时钟输入时,时钟输入管脚仍可作为普通IO 使用。

图1 PGT180H 时钟输入分布示意图(底视图Bottom view)

图1 PGT180H 时钟输入分布示意图(底视图Bottom view)

图1 PGT180H 时钟输入分布示意图(底视图Bottom view)

上图所示为PGT180H 时钟输入分布示意图,BANK1/4/9/12 没有时钟输入管脚,其它BANK 各有两个时钟输入管脚;整个芯片共有18 个时钟输入管脚。
表1 PGT180H BG1152 芯片的时钟输入管脚
时钟输入管脚名BALL NAMEBALL NUM差分对Bank
GCLK0_0PT64E/GCLKT0_0(注 1)A20IO_63_PBank 2
PT64F/GCLKC0_0B20IO_63_NBank 2
GCLK0_1PT68E/GCLKT0_1A18IO_66_PBank 2
PT68F/GCLKC0_1B18IO_66_NBank 2
GCLK1_0PT73A/GCLKT1_0E17IO_67_PBank 3
PT73B/GCLKC1_0F17IO_67_NBank 3
GCLK1_1PT77A/GCLKT1_1J15IO_70_PBank 3
PT77B/GCLKC1_1K15IO_70_NBank 3
GCLK2_0PR144E/GCLKT2_0F1IO_124_PBank 5
PR144F/GCLKC2_0F2IO_124_NBank 5
GCLK2_1PR140A/GCLKT2_1J6IO_125_PBank 5
PR140B/GCLKC2_1K6IO_125_NBank 5
GCLK2_2PR104E/GCLKT2_2T5IO_152_PBank 6
PR104F/GCLKC2_2T6IO_152_NBank 6
GCLK2_3PR100A/GCLKT2_3T3IO_153_PBank 6
PR100B/GCLKC2_3T4IO_153_NBank 6
GCLK3_0PR64E/GCLKT3_0Y8IO_180_PBank 7
PR64F/GCLKC3_0Y9IO_180_NBank 7
GCLK3_1PR60A/GCLKT3_1AB3IO_181_PBank 7
PR60B/GCLKC3_1AB4IO_181_NBank 7
GCLK3_2PR24E/GCLKT3_2AK4IO_208_PBank 8
PR24F/GCLKC3_2AK5IO_208_NBank 8
GCLK3_3PR20A/GCLKT3_3AF6IO_209_PBank 8
PR20B/GCLKC3_3AF7IO_209_NBank 8
GCLK4_0PB77A/GCLKT4_0AN15IO_246_PBank10
PB77B/GCLKC4_0AP15IO_246_NBank10
GCLK4_1PB73A/GCLKT4_1AN17IO_243_PBank10
PB73B/GCLKC4_1AP17IO_243_NBank10
GCLK5_0PB68E/GCLKT5_0AG18IO_290_PBank11
PB68F/GCLKC5_0AH18IO_290_NBank11
GCLK5_1PB64E/GCLKT5_1AC19IO_287_PBank11
PB64F/GCLKC5_1AD19IO_287_NBank11
GCLK6_0PL140A/GCLKT6_0G33IO_8_PBank0
PL140B/GCLKC6_0G34IO_8_NBank0
GCLK6_1PL144E/GCLKT6_1F33IO_7_PBank0
PL144F/GCLKC6_1F34IO_7_NBank0


注1:在单端输入时,仅*T*作为时钟输入。
为满足一些应用中调整输入时钟相位的需求,Titan 系列产品的时钟输入管脚提供了可选的CLKDELAY 功能。用户可以静态配置delay step(每个step 的delay 约为25ps,最多255 个step),也可以利用片上DLL 获得动态的delay step,更可以在动/静态配置的基础上通过用户控制逻辑,动态微调delay step。

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