一、 总体介绍
Titan 系列产品 提供了丰富的片上时钟资源, 包括 基于象限的 GLOBAL CLK 整个器件被分割 成四个象限 , 每个象限有各自独立的 14 个 GLOBAL CLK 网络 。 基于 Region 的 REGIONAL CLK 整 个器件被分割成多个 Region 每个 Region 有各自独立的 2 个 REGIONAL CLK 网络 。 专用于高速接 口应用的 IO CLK 器件 每一侧( 左 侧除外) 各 有四个 IO CLK 网络 。 PGT180H 提供了 8 个 PLL 以 满足用户关于频率变化和相位调整的需求 。 PGT180H 片内提供了 8 个 DLL 为高速接口 应用 提供了延 迟锁相功能 。
为了提高时钟的 性能, Titan 系列产品 还提供了 CLK 相关的 特殊 IO ,包括三类:时钟输入管脚 PLL 参考时钟输入管脚以及 PLL 反馈输入时钟管脚。 和普通 IO 相比, 使用这些 时钟输入 管脚可以 避 免普通布线资源带来的干扰,从而 得到较好的时钟性能 。 不作为时钟输入时,这些 时钟输入管脚可作为普通 IO 使用。
二、 详细介绍
(一) 时钟输入
时钟输入管脚可以直接接入到内部时钟网络,包括GLOBAL CLK,REGIONAL CLK 或IO CLK;从而减少干扰,提高时钟质量。时钟输入管脚可以是一对差分输入端口,也可以是一个单端输入端口;选择单端输入时,仅仅PAD T 可直接接入到内部时钟网络。不作为时钟输入时,时钟输入管脚仍可作为普通IO 使用。
图1 PGT180H 时钟输入分布示意图(底视图Bottom view)
图1 PGT180H 时钟输入分布示意图(底视图Bottom view)
上图所示为PGT180H 时钟输入分布示意图,BANK1/4/9/12 没有时钟输入管脚,其它BANK 各有两个时钟输入管脚;整个芯片共有18 个时钟输入管脚。
表1 PGT180H BG1152 芯片的时钟输入管脚
时钟输入管脚名 | BALL NAME | BALL NUM | 差分对 | Bank | GCLK0_0 | PT64E/GCLKT0_0(注 1) | A20 | IO_63_P | Bank 2 | PT64F/GCLKC0_0 | B20 | IO_63_N | Bank 2 | GCLK0_1 | PT68E/GCLKT0_1 | A18 | IO_66_P | Bank 2 | PT68F/GCLKC0_1 | B18 | IO_66_N | Bank 2 | GCLK1_0 | PT73A/GCLKT1_0 | E17 | IO_67_P | Bank 3 | PT73B/GCLKC1_0 | F17 | IO_67_N | Bank 3 | GCLK1_1 | PT77A/GCLKT1_1 | J15 | IO_70_P | Bank 3 | PT77B/GCLKC1_1 | K15 | IO_70_N | Bank 3 | GCLK2_0 | PR144E/GCLKT2_0 | F1 | IO_124_P | Bank 5 | PR144F/GCLKC2_0 | F2 | IO_124_N | Bank 5 | GCLK2_1 | PR140A/GCLKT2_1 | J6 | IO_125_P | Bank 5 | PR140B/GCLKC2_1 | K6 | IO_125_N | Bank 5 | GCLK2_2 | PR104E/GCLKT2_2 | T5 | IO_152_P | Bank 6 | PR104F/GCLKC2_2 | T6 | IO_152_N | Bank 6 | GCLK2_3 | PR100A/GCLKT2_3 | T3 | IO_153_P | Bank 6 | PR100B/GCLKC2_3 | T4 | IO_153_N | Bank 6 | GCLK3_0 | PR64E/GCLKT3_0 | Y8 | IO_180_P | Bank 7 | PR64F/GCLKC3_0 | Y9 | IO_180_N | Bank 7 | GCLK3_1 | PR60A/GCLKT3_1 | AB3 | IO_181_P | Bank 7 | PR60B/GCLKC3_1 | AB4 | IO_181_N | Bank 7 | GCLK3_2 | PR24E/GCLKT3_2 | AK4 | IO_208_P | Bank 8 | PR24F/GCLKC3_2 | AK5 | IO_208_N | Bank 8 | GCLK3_3 | PR20A/GCLKT3_3 | AF6 | IO_209_P | Bank 8 | PR20B/GCLKC3_3 | AF7 | IO_209_N | Bank 8 | GCLK4_0 | PB77A/GCLKT4_0 | AN15 | IO_246_P | Bank10 | PB77B/GCLKC4_0 | AP15 | IO_246_N | Bank10 | GCLK4_1 | PB73A/GCLKT4_1 | AN17 | IO_243_P | Bank10 | PB73B/GCLKC4_1 | AP17 | IO_243_N | Bank10 | GCLK5_0 | PB68E/GCLKT5_0 | AG18 | IO_290_P | Bank11 | PB68F/GCLKC5_0 | AH18 | IO_290_N | Bank11 | GCLK5_1 | PB64E/GCLKT5_1 | AC19 | IO_287_P | Bank11 | PB64F/GCLKC5_1 | AD19 | IO_287_N | Bank11 | GCLK6_0 | PL140A/GCLKT6_0 | G33 | IO_8_P | Bank0 | PL140B/GCLKC6_0 | G34 | IO_8_N | Bank0 | GCLK6_1 | PL144E/GCLKT6_1 | F33 | IO_7_P | Bank0 | PL144F/GCLKC6_1 | F34 | IO_7_N | Bank0 |
注1:在单端输入时,仅*T*作为时钟输入。
为满足一些应用中调整输入时钟相位的需求,Titan 系列产品的时钟输入管脚提供了可选的CLKDELAY 功能。用户可以静态配置delay step(每个step 的delay 约为25ps,最多255 个step),也可以利用片上DLL 获得动态的delay step,更可以在动/静态配置的基础上通过用户控制逻辑,动态微调delay step。
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