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[arm开发资料] ARM CoreTile Express™ A5x2 Cortex™-A5 MPCore (V2P-CA5s) 技术参考手册

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发表于 2022-12-29 15:07:15 | 显示全部楼层 |阅读模式 来自 广东省深圳市
CoreTile Express A5x2 子板设计为一个平台,用于开发基于高级微控制器总线架构 (AMBA®) 的系统,这些系统使用高级可扩展接口 (AXI™) 或自定义逻辑以与 ARM 内核一起使用。
您可以使用 CoreTile Express A5x2 子板创建原型系统。
笔记
CoreTile Express A5x2 子板必须与主板 Express μATX 一起使用。
有关互连的信息,请参阅 Motherboard Express μATX 技术参考手册。
子板包括以下硬件和接口:
• 支持NEON、FPU 和Jazelle 的Cortex-A5 MPCore 测试芯片。 测试芯片是结构化 ASIC,其运行速度低于完整 ASIC。 默认速度为 100MHz。 它包含:
— Cortex-A5 MPCore 集群,由两个处理器内核组成。
— DDR2 接口、动态内存控制器 (DMC)、静态内存控制器 (SMC) 接口到 SRAM、闪存和主板上的外围设备、HDLCD 控制器和其他片上外围设备。 请参阅第 2-4 页的 Cortex-A5 MPCore 测试芯片和第 3-7 页的可编程外设和接口。
• 子板配置控制器。
• 多路复用AMBA AXI 主从总线到可选的LogicTile Express 子板。
• 串行配置SPI 闪存。
• 配置EEPROM。
• 六个可编程振荡器。
• 1 GB 外部DDR2 64 位内存,使用小型双列直插式内存模块(SO-DIMM)。
• CoreSight 软件调试和 32 位跟踪端口。
• HDRX 接头,带有连接到另一个子板站点的一个 AMBA AXI 主总线和一个 AMBA AXI 从总线。
• HDRY 接头有四个总线连接到主板。
笔记
Cortex-A5 测试芯片不支持 TrustZone®。
第 1-3 页的图 1-1 显示了子板的布局。

图 1-1 CoreTile Express A5x2 子板布局

图 1-1 CoreTile Express A5x2 子板布局

图 1-1 CoreTile Express A5x2 子板布局
笔记
Cortex-A5测试芯片标记为Cortex-A5 MPCore, r0p1_RC0, ETM R0P1
笔记
图 1-1 中虚线所示的排针连接器 HDRY 和 HDRX 位于板的下表面,即连接到主板的表面。 其他组件(如实线所示)位于电路板的上表面。
1.2 注意事项
本节包含有关如何防止损坏子板的建议。
1.2.1 确保安全
子板提供一系列直流电压。 电源通过插头连接器提供给子板。
警告
不要在对电磁辐射敏感的设备附近使用该板,例如医疗设备。
1.2.2 防止损坏
子板旨在用于实验室或工程开发环境。 它没有外壳,这使得电路板对静电放电敏感,并允许电磁辐射。
警告
为避免损坏子板,请遵守以下预防措施。
• 切勿使电路板承受高静电势。 处理任何电路板时,请遵守静电放电 (ESD) 预防措施。
• 处理电路板时始终佩戴接地带。
• 只握住电路板的边缘。
• 避免接触组件引脚或任何其他金属元素。
• 不要在电磁辐射发射器附近使用电路板。

2.1 CoreTile Express A5x2 子板概述
图 2-1 显示了子板的框图

图 2-1 CoreTile Express A5x2 子板框图

图 2-1 CoreTile Express A5x2 子板框图

图 2-1 CoreTile Express A5x2 子板框图

子板包含以下设备和接口:
Cortex-A5 MPCore测试芯片
测试芯片包括以下组件和接口:
• Cortex-A5 MPCore 集群。
• L2C-310 二级缓存控制器 (L2CC),包含 256KB 的 L2
统一缓存。
• PL341 64 位双倍数据速率 2 (DDR2) 动态内存控制器
(DMC) 接口到板载 1GB DDR2 SO-DIMM。
• PL354 32 位静态内存总线(SMB) 控制器,SMC。
• 24 位彩色 HDLCD (CLCD) 控制器。
• 多路复用的64 位AXI 主接口。
• 多路复用的64 位AXI 从接口。
• CoreSight 调试和跟踪板载连接器的接口。
• 子板配置控制器接口。
子板配置控制器
子板配置控制器启动、控制和配置测试芯片。 它与主板 Express μATX 接口。
Motherboard Express μATX 上的主板配置控制器 (MCC) 配置子板并与子板配置控制器通信以配置测试芯片。

配置EEPROM
子板EEPROM 包含用于识别和检测子板的信息,并存储SPI 闪存映像的文件名及其文件创建日期。
DDR2 SO-DIMM
子板支持 1GB 的 64 位 DDR2 SO-DIMM 内存。
时钟发生器逻辑
子板提供六个板载 OSCCLKS 来驱动 CPU 和内部 AXI、AXIM、DDR2、SMC 和 HDLCD 接口。
CoreSight 软件调试和跟踪端口
Cortex-A5 MPCore测试芯片CoreSight系统同时支持SWD和JTAG协议。
通过标准双 16 位匹配阻抗连接器 (MICTOR) 连接器提供 32 位跟踪接口。
系统互连总线
请参阅第 2-5 页的系统互连信号。

2.2 Cortex-A5 MPCore测试芯片
测试芯片的主要部件如图2-2所示。
图 2-2 Cortex-A5 MPCore 测试芯片组件的顶层视图.jpg
图 2-2 Cortex-A5 MPCore 测试芯片组件的顶层视图


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