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[资料] Lattice MachXO系列datasheet

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发表于 2023-2-6 16:47:20 | 显示全部楼层 |阅读模式 来自 广东省深圳市
MachXO 经过优化以满足传统上由 CPLD 和低容量 FPGA 解决的应用需求:胶合逻辑、总线桥接、总线接口、上电控制和控制逻辑。 这些器件将 CPLD 和 FPGA 器件的最佳特性集中在一个芯片上。
MachXO系列架构包含一个由可编程I/O(PIO)环绕的逻辑块阵列。这个系列的一些器件有sysCLOCK PLL和sysMEM™嵌入式块RAM(EBR)的块。图2-1、2-2和2-3显示了各个家族成员的方框图。
逻辑块被安排在一个有行有列的二维网格中。EBR块被安排在逻辑阵列左边的一列。PIO单元位于器件的外围,排列成班克斯。 PIO利用一个灵活的I/O缓冲器,被称为sysIO接口,支持与各种接口标准的操作。这些块与许多垂直和水平的路由通道资源相连。放置和路由软件工具会自动分配这些路由资源。
有两种逻辑块,可编程功能单元(PFU)和无RAM可编程功能单元(PFF)。PFU包含逻辑、算术、RAM、ROM和寄存器功能的构建块。 PFF块包含逻辑、算术、ROM和寄存器功能的构建块。PFU和PFF块都经过优化,具有灵活性,可以快速有效地实现复杂的设计。逻辑块被安排在一个二维阵列中。每行只使用一种类型的块。
在MachXO系列中,sysIO银行的数量因设备而异。在不同的银行有不同类型的I/O缓冲器。请看本文件后面的章节中的细节。sysMEM EBRs是大型的、专用的快速存储器块;这些块只在较大的设备中发现。这些块可以被配置为RAM、ROM或FIFO。FIFO支持包括专用的FIFO指针和标志 "硬 "控制逻辑,以减少LUT的使用。
MachXO架构在较大的设备上提供了最多两个sysCLOCK™锁相环(PLL)块。 这些块位于存储器块的两端。PLL具有乘法、除法和移相功能,用于管理时钟的频率和相位关系。
该系列的每个器件都有一个JTAG端口,支持器件的编程和配置,以及对用户逻辑的访问。MachXO器件可在3.3V、2.5V、1.8V和1.2V电源下运行,为整个系统的集成提供便利。

特征
■非易失性,无限可重构
• 即时启动——在几微秒内启动
• 单芯片,无需外部配置存储器
• 出色的设计安全性,无比特流拦截
• 在几毫秒内重新配置基于 SRAM 的逻辑
• SRAM 和非易失性存储器可通过 JTAG 端口编程
• 支持非易失性存储器的后台编程
■睡眠模式
• 最多可减少 100 倍的静态电流
■TransFR™ 重新配置 (TFR)
• 系统运行时现场逻辑更新
■高 I/O 到逻辑密度
• 256 至 2280 个 LUT4
• 73 至 271 个 I/O,具有广泛的封装选项
• 支持密度迁移
• 无铅/符合 RoHS 标准的包装
■嵌入式和分布式内存
• 高达 27.6 Kbits sysMEM™ 嵌入式块 RAM
• 高达 7.5 Kbits 的分布式 RAM
• 专用的 FIFO 控制逻辑
■灵活的 I/O 缓冲器
• 可编程 sysIO™ 缓冲器支持宽
接口范围:
−LVCMOS 3.3/2.5/1.8/1.5/1.2
−LVTTL
−PCI
−LVDS、总线-LVDS、LVPECL、RSDS
■sysCLOCK™ PLL
• 每个设备最多两个模拟 PLL
• 时钟倍频、分频和相移
■系统级支持
• IEEE 标准 1149.1 边界扫描
• 板载振荡器
• 设备使用 3.3V、2.5V、1.8V 或 1.2V 电源供电
• 符合 IEEE 1532 的在系统编程

表 1-1。 MachXO 系列选择指南
DeviceLCMXO256LCMXO640LCMXO1200LCMXO2280
LUTs25664012002280
Dist. RAM (Kbits)2.06.06.257.5
EBR SRAM (Kbits)009.227.6
Number of EBR SRAM Blocks (9 Kbits)0013
VCC Voltage1.2/1.8/2.5/3.3V1.2/1.8/2.5/3.3V1.2/1.8/2.5/3.3V1.2/1.8/2.5/3.3V
Number of PLLs0012
Max. I/O78159211271
Packages
100-pin TQFP (14*14 mm)78747373
144-pin TQFP (20*20 mm)
113113113
100-ball csBGA (8*8 mm)7874

132-ball csBGA (8*8 mm)
101101101
256-ball ftBGA/fpBGA (17*17 mm)
1591211211
324-ball ftBGA (19*19 mm)


271

这些设备使用查找表 (LUT) 和传统上与 FPGA 关联的嵌入式块存储器,以实现灵活高效的逻辑实现。 通过非易失性技术,这些设备提供了传统上与 CPLD 相关的单芯片、高安全性、即时启动功能。 最后,先进的工艺技术和精心设计将提供与 CPLD 相关的高引脚对引脚性能。
莱迪思的 ispLEVER ® 设计工具允许使用 MachXO 系列器件高效地实现复杂的设计。 流行的逻辑综合工具为 MachXO 提供综合库支持。 ispLEVER 工具使用综合工具输出及其平面规划工具的约束,在 MachXO 设备中对设计进行布局和布线。 ispLEVER 工具从布线中提取时序并将其反向注释到设计中以进行时序验证。

图 2-1。 MachXO1200 器件的顶视图

图 2-1。 MachXO1200 器件的顶视图

图 2-1。 MachXO1200 器件的顶视图


图 2-2。 MachXO640 器件的顶视图
图 2-2。 MachXO640 器件的顶视图.png

图 2-3。 MachXO256 器件的顶视图

图 2-3。 MachXO256 器件的顶视图

图 2-3。 MachXO256 器件的顶视图


PFU 块
MachXO 器件的核心由 PFU 和 PFF 块组成。 可以对 PFU 进行编程以执行逻辑、算术、分布式 RAM 和分布式 ROM 功能。 可以对 PFF 块进行编程以执行逻辑、算术和分布式 ROM 功能。 除非必要,否则本数据表的其余部分将使用术语 PFU 来指代 PFU 和 PFF 块。
每个 PFU 块由四个互连的 Slice 组成,编号为 0-3,如图 2-4 所示。 每个 PFU 模块有 53 个输入和 25 个输出。
图 2-4。 PFU 图

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