安路科技AL3系列65nm 4mA 3.125Gbps FPGA datasheet

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安路科技的 AL3系列 FPGA 有 4 种器件，定位低成本、低功耗可编程市场。AL3 器件旨在用于大批量，成本敏感的应用，使系统设计师在降低成本的同时又能够满足不断增长的带宽要求。
AL3 器件系列建立在一个优化的低功耗工艺基础之上，并通过最低的成本实现较高的功能性。针对无线、有线、广播、工业用户以及通信等行业中的低成本的小型应用，AL3 器件无疑是最理想的选择。
安路信息提供丰富的设计工具帮助用户有效地利用 AL3 平台实现复杂设计。业界领先的综合和布局布线工具，为用户设计高质量产品提供有力保障。

1.1 SALEAGLE
®（以下简称 AL3）器件系列特性
灵活的逻辑结构
共有 4 种器件，规模从 5,760 到 110,592
LUTs，用户 IO 数量从 144 到 500.  低功耗器件
先进的 65nm 低功耗工艺
静态功耗低至 4mA
支持分布式和嵌入式存储器
最大支持 3 Mbits 嵌入块存储器
嵌入块存储器容量 9 Kbits，可配置为真
双口，8Kx1 到 512x18 模式
最大支持 917 Kbits 分布存储器
专用 FIFO 控制逻辑
可配置逻辑模块(PLBs)
优化的 LUT4/LUT5 组合设计
双端口分布式存储器
支持算数逻辑运算
快速进位链逻辑
嵌入式乘法器
单一 Slice 支持 2 个 M18x18 或 4 个 M9x9
最大支持 280 个 M18x18
优化级联结构
时分复用 54-bit MAC
  运算精度：36x36, 36x18
, 18x18, 9x9X
仅 AL3_55 和 AL3_130 支持
源同步输入/输出接口
输入/输出单元包含 DDR 寄存器
7:1 Gearing for Display I/Os
Generic DDR
专用 DDR3 存储器接口 1  高性能，灵活的输入/输出缓冲器
可配置支持以下单端标准
LVTTL
LVCMOS (3.3/2.5/1.8V/1.5/1.2V)
PCI
SSTL 3.3V and 2.5V (Class I and II)
SSTL 1.8V and 1.5V (Class I)
HSTL 1.8V and 1.5V (Class I)
通过配置支持以下差分标准
LVDS，Bus-LVDS，MLVDS，RSDS，LVPECL
支持热插拔
可配置上拉/下拉模式
片内 100 欧姆差分电阻
时钟资源
16 个全局时钟
针对高速 I/O 接口设计的 2 路 ECLKX
最多支持 4 个 PLLs 用于频率综合
5 路时钟输出
分频系数 1 到 128
支持 5 路时钟输出级联
动态相位选择
嵌入 SERDES
数据速率高达 3.125Gbps
最多支持 16 通道
支持协议：PCI Express, Ethernet (1GbE,
SGMII, XAUI), OBSAI, CPRI, SATA I/II
and Serial RapidIOX
1仅 AL3_55 和 AL3_130 支持
配置模式
主模式串行 PROM (MS)
主模式串行 SPI (MSPI)
从模式串行 (SS)
主模式并行 x8 (MP)
从模式并行 x8 (SP)
JTAG 模式 (IEEE-1532)
BSCAN
兼容 IEEE-1149.1
封装
LQFP/caBGA/ftBGA

表 1-1- 1 AL3 FPGA 系列成员

General feature	AL3A6	AL3A10	AL3A55	AL3A130
Number of FFs	5,760	8,640	49,280	110,592
Number of LUTS	5,760	8,640	49,280	110,592
Number of Dis-Ram bits	46,080	69,120	394,240	884,736
Number of ERAM(9k)	48	48	96	448
Number of ERAM(32k)	2	2	8	16
Total EBR bits	507,904	507,904	1,146,880	4.595.712
Number of M18x18	3	3	144	256
Total Configuration SRAM (bits)	2,198,020	2,198,020	11,688,080	26,525,012
PLL	2	2	4	4
Low-skew GCLK	16	16	16	16
Serdes(Quads)	0	0	2	4
User 10 Banks	8	8	12	16
Maximum user 10s	184	184	456	672
144 LQFP(20x20,0.5mm pitch)	91/32	91/32
256 fpBGA(17x17,1.0mm pitch)	184/92	184/92
484 fpBGA(23x23 mm)			324/132
780 fpBGA(27x27 mm)			452/144	498/220

2 AL3 架构介绍
AL3 系列器件由查找表逻辑模块（PLB）阵列构成核心资源，输入输出缓冲器分布在四边。嵌入式块存储单元（ERAM9K）和数据信号处理模块（DSP）嵌在 PLB 中间。

图 2- 1 AL3-6k 器件简化框图

图 2- 1 AL3-6k 器件简化框图

查找表逻辑模块分为两种，逻辑可编程模块（LSLICE）和存储逻辑可编程模块（MSLICE）。两种模块均支持逻辑、算数功能，不同的是 MSLICE 支持分布式 RAM 和 ROM 功能。逻辑可编程模块（LSLICE）和存储逻辑可编程模块（MSLICE）均经过设计优化，便于用户快速有效地实现复杂设计。
AL3 系列器件包含多列嵌入式存储器模块（ERAM），存储器模块规模为 9K，支持快速数据访问。每一个存储模块可独立配置为 1-18 位宽的单口或双口应用。
AL3 的输入输出缓冲器（I/O Buffer）划分为 8 个组，支持单端和双端的多种电平标准。左右的 I/O可以配置成 LVDS 发送/接收对。
AL3 系列内部嵌有 2~4 个多功能 PLL 块，分布在器件四角，有专门的时钟线连接到两个 PLL 输入。PLL 具有对时钟分频/倍频/移相等功能。

2.1 PFB 模块
可编程逻辑块（PLB）按照行/列规则排布成二维阵列，每个 PLB 包括可编程互连（routing）和可编程功能块（Programmable Functional Block，PFB）。PFB 是 FPGA 的可编程功能核心。AL3 器件内部PFB 可实现：逻辑，算术，分布式 RAM（distribute RAM），ROM 功能以及信号锁存。PFB 内部包含 4个 SLICE，编号 0~3。SLICE 0,1 为 MSLICE 类型，SLICE 2,3 为 LSLICE 类型。

图 2-1- 1 可编程功能块（PFB）结构图

图 2-1- 1 可编程功能块（PFB）结构图

2023-11-9 16:05 上传 DS100_AL3_Datasheet.pdf

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