1、Logos系列FPGA概述
Logos系列可编程逻辑器件是深圳市紫光同创电子有限公司推出的全新低功耗、低成本FPGA产品，它采用了完全自主产权的体系结构和主流的40nm工艺。Logos系列FPGA包含创新的可配置逻辑模块（CLM）、专用的18Kb存储单元（DRM）、算术处理单元（APM）、多功能高性能IO以及丰富的片上时钟资源等模块，并集成了存储控制器（HMEMC）、模数转换模块（ADC）等硬核资源，支持多种配置模式，同时提供位流加密、器件ID（UID）等功能以保护用户的设计安全。基于以上特点，Logos系列FPGA能够广泛适用于视频、工业控制、汽车电子和消费电子等多个应用领域。
1.1 Logos系列FPGA产品特性
➢ 低成本、低功耗
• 低功耗、成熟的 40nm CMOS 工艺
• 低至 1.1V 的内核电压
➢ 支持多种标准的IO
• 多达 308 个用户 IO，支持 1.2V、1.5V、1.8V、2.5V、3.3V IO 标准
• 支持 HSTL、SSTL 存储接口标准
• 支持 MIPI D-PHY 接口标准
• 支 持 LVDS 、 MINI-LVDS 、 SUB-LVDS、SLVS（MIPI 二线电平标准）、TMDS（应用于 HDMI、DVI接口）等差分标准
• 可编程的 IO BUFFER，高性能的 IO LOGIC
➢ 灵活的可编程逻辑模块CLM
• LUT5 逻辑结构
• 每个 CLM 包含 4 个多功能 LUT5、6个寄存器
• 支持快速算术进位逻辑
• 支持分布式 RAM 模式
• 支持级联链
➢ 支持多种读写模式的DRM
• 单个 DRM 提供 18Kb 存储空间，可配置为 2 个独立的 9Kb 存储块
• 支持多种工作模式，包括单口（SP）RAM、双口（DP）RAM、简单双口（SDP）RAM、ROM 以及 FIFO模式
• 双口 RAM 和简单双口 RAM 支持双端口混合数据位宽
• 支持 Normal-Write，Transparent-Write以及 Read-before-Write(1)写模式
• 支持 Byte-Write 功能
➢ 高效的算术处理单元APM
• 每个 APM 支持 1 个 18*18 运算或 2个 9*9 运算
• 支持输入、输出寄存器
• 支持 48bit 累加器
• 支持“Signed”以及“Unsigned”数据运算
➢ 集成存储控制器硬核HMEMC
• 支持 DDR2、DDR3、LPDDR
• 单个 HMEMC 支持 x8、x16 数据位宽
• 支持标准的 AXI4 总线协议
• 支持 DDR3 write leveling 和 DQS gate training
• DDR3 最高速率达 800Mbps
➢ 集成ADC硬核
• 10bit 分辨率、1MSPS(独立 ADC 工作)采样率
• 多达 12 个输入通道
• 集成温度传感器
➢ 丰富的时钟资源
• 支持 3 类时钟网络，可灵活配置
• 基于区域的全局时钟网络
• 每个区域有 4 个区域时钟，支持垂直级联
• 高速 IO 时钟，支持 IO 时钟分频
• 可选的数据地址锁存、输出寄存器
• 集成多个 PLL，每个 PLL 支持多达 5个时钟输出
➢ 灵活的配置方式
• 支持多种编程模式
• JTAG 模式符合 IEEE 1149 和 IEEE 1532 标准
• Master SPI 可选择最高 8bit 数据位宽，有效提高编程速度
• 支持 BPI x8/x16、Serial slave、Parallel slave 模式
• 支持 AES-256 位流加密(2)，支持 64bit UID 保护
• 支持 SEU 检错纠错
• 支持多版本位流回退功能
• 支持看门狗超时检测
• 支持编程下载
• 支持在线调试
注(1)：不支持两个端口同时配置为 Read-before-Write模式
注(2)：PGL25G 不支持 AES-256 位流加密
1.2 Logos系列FPGA资源规模与封装信息
Logos系列FPGA资源规模与封装信息如表 1和表 2所示。
表 1 Logos FPGA资源数量
| 器件 | CLM1,2 | 18Kb DRM
(个) | APM
(个) | PLL
（个） | ADC
（个） | HMEMC
（个） | MAX USER IO
（个） | SD RAM | LUT5
（个） | 等效
LUT4
（个） | FF
(个) | Distributed RAM
（bits） | | PGL12G | 10400 | 12480 | 15600 | 84480 | 30 | 20 | 4 | 1 | 0 | 160 | 0 | | PGL22G | 17536 | 21043 | 26304 | 71040 | 48 | 30 | 6 | 1 | 2 | 240 | 0 | | PGL22GS3 | 17536 | 21043 | 26304 | 71040 | 48 | 30 | 6 | 0 | 0 | 140 | 1 | | PGL25G | 22560 | 27072 | 33840 | 242176 | 60 | 40 | 4 | 0 | 0 | 308 | 0 | | PGL50G | 42800 | 51360 | 64200 | 544000 | 134 | 84 | 5 | 0 | 0 | 341 | 0 | | PGL50H | 42800 | 51360 | 64200 | 544000 | 134 | 84 | 5 | 0 | 0 | 304 | 0 |
注1：每个CLM包含4个多功能LUT5和6个寄存器；每个多功能LUT5等效为1.2个LUT4
注2：芯片中的CLM包括CLMA和CLMS，仅CLMS可配置为Distributed RAM。
注3：PGL22GS-176包含最大IO数量为140，其中包括68对差分对和4个单端IO；MAX USER IO 140个表示芯片外部可用IO管脚，芯片内部额外包含与SDRAM连接的管脚。
表 2 Logos FPGA封装信息与用户IO数量
| 封装 | FBG256 | FBG484 | MBG484 | MBG324 | LPG176 | LPG144 | | 尺寸（mm） | 17×17 | 23×23 | 19×19 | 15×15 | 22x22 | 22x22 | | Pitch（mm） | 1.0 | 1.0 | 0.8 | 0.8 | 0.4 | 0.5 | | 器件 | User IO | User IO | User IO | User IO | User IO | User IO | | PGL12G | 160 | - | - | - | - | 103 | | PGL22G | 186 | - | - | 240 | - | - | | PGL22GS | - | - | - | - | 140 | - | | PGL25G | 186 | 308 | - | 226 | - | - | | PGL50G | - | 332 | 341 | 218 | - | - | | PGL50H | - | 296 | 304 | 190 | - | - |
1.3 Logos系列FPGA简要描述
1.3.1 CLM
CLM（Configurable Logic Module, 可配置逻辑模块）是Logos系列产品的基本逻辑单元，它主要由多功能LUT5，寄存器以及扩展功能选择器等组成。CLM在Logos系列产品中按列分布，有CLMA和CLMS 两种形态。CLMA和CLMS均支持逻辑功能，算术功能以及寄存器功能，仅有CLMS支持分布式RAM功能。CLM与CLM之间，CLM与其它片内资源之间通过信号互连模块联结。
每个CLMA包含4个LUT5、6个寄存器、多个扩展功能选择器、以及4条独立的级联链等。CLMS是CLMA的扩展，它在支持CLMA所有功能的基础上增加了对分布式RAM的支持。CLMS可配置为单口 RAM或者简单双口RAM。
1.3.2 DRM
单个DRM有18K bits存储单元，可以独立配置2个9K或1个18K，其支持多种工作模式，包括双口RAM，简单双口 RAM，单口RAM或ROM模式，以及FIFO模式。DRM支持可配置的数据位宽，并在DP RAM和SDP RAM模式下支持双端口混合数据位宽。对于PGL12G，不支持ROM。详细的DRM使用可参考《Logos系列FPGA专用RAM模块（DRM）用户指南》。
1.3.3 APM
每个APM由I/O Unit, Preadder, Mult和Postadder功能单元组成，支持每一级寄存器流水。每一个APM可实现1个18*18乘法器或两个9*9乘法器，支持预加功能；可实现1个48bit累加器或2个24bit累加器。Logos FPGA的APM支持级联，可实现滤波器以及高位宽乘法器应用。
1.3.4 Input/Output
IOB
Logos FPGA的IO按照Bank分布，每个Bank由独立的IO电源供电。IO灵活可配置，支持1.2V~3.3V电源电压以及不同的单端和差分接口标准，以适应不同的应用场景。所有的用户IO都是双向的，内含IBUF、OBUF以及三态控制TBUF。Logos FPGA的IOB功能强大，可灵活配置接口标准、输出驱动、Slew Rate、输入迟滞等。详细的IO特性及使用方法可参考《Logos系列FPGA输入输出接口（IO）用户指南》。
IOL
IOL模块位于IOB和core之间，对要输入和输出FPGA Core的信号进行管理。
IOL支持各种高速接口，除了支持数据直接输入输出、IO寄存器输入输出模式外，还支持以下功能：
➢ ISERDES：针对高速接口，支持1:2；1:4；1:7；1:8的输入串并转换器。
➢ OSERDES：针对高速接口，支持2:1；4:1；7:1；8:1的输出并串转换器。
➢ 内置IO延迟功能，可以动/静态调整输入/出延迟。
➢ 内置输入FIFO，主要用于完成从外部非连续DQS（针对DDR memory interface）到内部连续时钟的时钟域转换和一些特殊的Generic DDR应用中采样时钟和内部时钟的相差补偿。
1.3.5 Memory Controller System
PGL DDR Memory Controller System 为用户提供一套完整的DDR memory控制器解决方案，配置方式比较灵活。
PGL22G集成了HMEMC，有如下特点：
➢ 支持LPDDR，DDR2，DDR3
➢ 支持x8、x16 Memory Device
➢ 支持标准的AXI4总线协议（burst type不支持fixed）
➢ 一共三个AXI4 Host Port, 1个128bit,两个64bit
➢ 支持 AXI4 Read Reordering
➢ 支持 BANK Management
➢ 支持Low Power Mode，Self_refresh，Power down，Deep Power Down
➢ 支持Bypass DDRC、支持Bypass HMEMC
➢ 支持DDR3 Write Leveling 和DQS Gate Training
➢ DDR3最快速率达800 Mbps
PGL12G、PGL25G、PGL50G、PGL50H只能采用软核实现DDR memory的控制，有如下特点：
➢ 支持DDR3
➢ 支持x8、x16 Memory Device
➢ 最大位宽支持16 bit
➢ 支持裁剪的AXI4总线协议
➢ 一个AXI4 128bit Host Port
➢ 支持Self_refresh，Power down
➢ 支持Bypass DDRC
➢ 支持DDR3 Write Leveling 和DQS Gate Training
➢ DDR3最快速率达800 Mbps
Logos系列FPGA器件数据手册
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发表于 2023-11-16 13:41
