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[资料] 三星MCP规格书11.5x13x1.0mmt 128GB e.MMC+32Gb(16Gb*2) DDP LPDDR4X SDRAM

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发表于 2024-1-27 13:00:01 | 显示全部楼层 |阅读模式 来自 广东省汕头市
KMDL6001DM是一种多芯片封装存储器,它结合了128GB e.MMC和32Gb(16Gb*2) DDP LPDDR4X SDRAM

三星eMMC是以BGA封装形式设计的嵌入式MMC解决方案。eMMC操作与MMC设备相同,因此是使用工业标准MMC协议v5.1对内存进行简单的读写。eMMC由NAND闪存和MMC控制器组成。NAND区(VCC)需要3V供电电压,MMC控制器需要1.8V供电电压(VCCQ)。

三星eMMC支持HS400,以提高顺序带宽,特别是顺序读取性能。使用eMMC有几个优点。它易于使用,因为MMC接口允许与任何微处理器与MMC主机轻松集成。NAND的任何修改或修改对主机是不可见的,因为嵌入式MMC控制器将NAND技术与主机隔离开来。这将导致更快的产品开发以及更快的上市时间。eMMC的嵌入式闪存管理软件FTL(flash Transition Layer)管理磨损均衡、坏块管理和ECC。FTL支持三星NAND闪存的所有功能,并实现最佳性能。

LPDDR4X-SDRAM是一种内部配置为2通道的高速同步DRAM器件。双通道由8个银行组成,每个通道密度从2Gb到16Gb不等。通道密度大于16Gb的配置仍然是待定的。
该设备包含以下位数:
双通道SDRAM设备包含以下位数:
16Gb有17,179,869,184位LPDDR4X器件在命令/地址(CA)总线上使用2或4时钟架构来减少系统中的输入引脚数量。6位CA总线包含命令、地址和银行信息。每条命令使用1、2或4个时钟周期,命令信息在时钟的正沿上传递。详细信息请参见命令真值表。

这些器件在DQ引脚上使用双数据速率架构来实现高速操作。双数据速率架构本质上是一个16n预取架构,其接口设计为在I/O引脚上每个时钟周期每个DQ传输两个数据位。LPDDR4X SDRAM的单个读或写访问有效地由内部DRAM核心的单个16n位宽的一个时钟周期数据传输和I/O引脚的8个相应的n位宽的一个半时钟周期数据传输组成。LPDDR4X dram的读写访问是面向突发的;访问从选定的位置开始,并按照已编程的顺序继续进行已编程的位置数。访问从注册激活命令开始,然后是读、写或掩码写命令。与Activate命令一致注册的地址和BA位用于选择要访问的行和银行。与“读”、“写”或“掩码写”命令同时注册的地址位用于选择突发访问的Bank和起始列位置。

LPDDR4X SDRAM必须初始化才能正常工作。下面的部分提供了详细的信息,包括设备初始化、寄存器定义、命令描述和设备操作。

KMDL6001DM适用于移动通信系统的数据存储,既减少了安装面积,又降低了功耗。该设备有254球FBGA型。

1、特性
<Common>
•工作温度:-25℃~ 85℃
•包装:254Ball FBGA型- 11.5mm x 13mm x 1.0mmt 0.5mm球间距

< e.MMC >
•嵌入式MultiMediaCard版本5.1兼容。
•SAMSUNG eMMC支持JEDEC标准中定义的eMMC5.1功能。
- 主要支持的功能:HS400,现场固件更新,缓存,Com命令排队,增强频闪模式,安全写保护,分区类型。
- 不支持的特性:大扇区大小(4KB)。
•向后兼容以前的MultiMediaCard系统规范(1bit数据总线,多emmc系统)。
•数据总线宽度:1bit(默认),4bit和8bit。
•MMC I/F时钟频率:0 ~ 200MHz MMC I/F启动频率:0 ~ 52MHz
•温度:操作(-25℃~ 85℃),不操作储存(- 40℃~ 85℃)
•电源:内存电源→VCC (2.7V ~ 3.6V),接口电源→VCCQ (1.70V ~ 1.95V)

< LPDDR4X SDRAM >
•双数据速率架构;每个时钟周期传输两次数据
•双向数据频闪(DQS_t, DQS_c),这些发送/接收的数据用于在接收器捕获数据
•差分时钟输入(CK_t和CK_c)
•差分数据频闪(DQS_t和DQS_c)
•命令和地址输入正CK边;数据和数据掩码引用DQS的两边
•每个芯片2通道组成
•每个渠道8个内部银行
•DMI引脚:正常读写操作时DBI(数据总线反转),DBI关闭时DM(数据掩码)用于掩码写入
- 当DBI打开时,计数DQ的1
•突发长度:16,32 (OTF)
•突发类型:顺序
•读写时延:参见表13.4交流时序
•自动预充选项,每次突发访问
•可配置的驱动器强度
•刷新和自我刷新模式
•部分阵列自我刷新和温度补偿自我刷新
•写均衡
•CA校准
•内部VREF和VREF培训
•基于FIFO的写/读训练
•MPC(多用途命令)
•LVSTLE(低电压振荡端接逻辑扩展)IO
•vdd1 / vdd2 / vddq: 1.8v / 1.1v / 0.6v
•VSSQ终止
•没有DLL: CK到DQS没有同步
•边缘对齐数据输出,编写数据输入中心对齐训练
•刷新率:3.9us

2、引脚配置

引脚配置

引脚配置

注意:
1) ODT(CA)_[x]球连接到0级DRAM芯片的ODT(CA)_[x]衬垫上。其他等级的ODT(CA)_[x]衬垫(如果存在)在包中被禁用。
2)对于LPDDR4X,忽略ODT(CA)_Bond pad。ODT引脚应连接到VDD2或VSS。

3、引脚描述
Pin Name
Pin Function  (eMMC)
DAT0 ~ DAT7
Data  Input/Output
CLK
Clock
DS
Data  Strobe
CMD
Command
RST_n
Reset
VCC
Power  Supply for Flash
VCCQ
Power  Supply for Controller
VDDI
External  Capacitance for internal power stability
VSS_m
Ground  for Controller / Flash

Pin Name
Pin Function
NC
Not  Connected
DNU
Do  Not Use
VSF
Vendor  Specific Function
RFU
Reserved  For Use

Pin Name
Pin Function  (LPDDR4X)
CK_c, CK_t
System  Differential Clock
CKE[1:0]
Clock  Enable
CS[1:0]
Chip  Select
CA[5:0]
DDR  Command / Address Inputs
DMI[1:0]
Input  Data Inversion
DQS[1:0]_t
Data  Strobe Bi-directional
DQS[1:0]_c
Data  Strobe Complementary
DQ[15:0]
Data  Inputs / Outputs
VDD1
Core  Power Supply 1
VDD2
Core  Power Supply 2
VDDQ
I/O  Power Supply
VSS
Ground
ZQ[1:0]
Reference  Pin for Output Drive Strength Calibration
ODT
On  die termination
RESET_n
RESET

4、订购信息

订购信息

订购信息


5、功能框图

eMMC框图

eMMC框图

图1 eMMC框图

LPDDR4X框图

LPDDR4X框图

图2 LPDDR4X框图


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