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K4Z80325BC-HC14 8Gb GDDR6 SGRAM C-die Synchronous DRAM datasheet

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发表于 2024-1-26 10:42:57 | 显示全部楼层 |阅读模式 来自 广东省深圳市
GDDR6 SGRAM 是一款高速动态随机存取存储器,专为需要高带宽的应用而设计。 GDDR6 器件包含以下位数:
8Gb 有 8,589,934,592 位
12Gb 有 12,884,901,888 位
16Gb 有 17,179,869,184 位
24Gb 有 25,769,803,776 位
32Gb 有 34,359,738,368 位

GDDR6 SGRAM 的高速接口针对与主机控制器的点对点连接进行了优化。 为所有高速接口信号提供片上端接 (ODT),以消除系统中对端接电阻的需求。

GDDR6采用16n预取架构和DDR接口来实现高速运行。 该器件的架构由两个 16 位宽完全独立的通道组成。

GDDR6 通过差分时钟 CK_t 和 CK_c 运行。 CK 对于两个通道都是通用的。 命令和地址 (CA) 在 CK 的每个上升沿和 CK 的每个下降沿注册。 有单周期指令和多周期指令之分。 详细信息请参见命令真值表。

GDDR6 使用自由运行的差分转发时钟 (WCK_t/WCK_c),输入和输出数据分别在转发 WCK 的两个边沿注册和驱动。 有关详细信息,请参阅时钟部分。

GDDR6 的读写访问是面向突发的; 访问从选定的位置开始,总共包含十六个数据字。 访问从激活命令的注册开始,然后是读、写(WOM)或屏蔽写(WDM、WSM)命令。

要访问的行和组地址与激活命令同时注册。 与读、写或屏蔽写命令同时注册的地址位用于选择突发访问的存储体和起始列位置。该规范包括 GDDR6 SGRAM 器件所需的所有特性和功能。 在许多情况下,GDDR6 规范描述了单个通道的行为。

1、特征
• 2 个独立通道,具有用于数据、地址和命令的点对点接口
• 每 2 个通道用于 CMD/ADD (CA) 的半 CA 数据速率差分时钟输入 CK_t/CK_c
• 四个半数据速率差分时钟输入 WCK_t/WCK_c,每个输入与通道中的一个数据字节(DQ、DBI_n、EDC)相关联
• 双倍数据速率(DDR) 数据(关于WCK)
• 双倍数据速率 (DDR) 命令地址(相对于 CK)
• 16 个内部银行
• 4 个组用于 tCCDL = 3 tCK 和 4 tCK
• 16n 预取架构:每个通道每个阵列 256 位读取或写入访问
• 突发长度:仅限 16
• 可编程读取延迟:9 至31 tCK
• 可编程写入延迟:5 至8 tCK
• 通过CA 总线写入数据掩码功能(单/双字节掩码)
• 数据总线反转(DBI) 和命令地址总线反转(CABI)
• 命令地址训练:通过DQ/DBI_n/EDC 信号监控命令地址输入
• 通过 EDC 信号进行带有相位信息的 WCK2CK 时钟训练
• 通过READ FIFO(深度6)进行数据读写训练
• 通过LDFF 命令预加载READ FIFO 模式
• 通过WRTR 命令将数据直接写入READ FIFO
• 通过RDTR 命令连续读取READ FIFO
• 通过使用半数据速率或全数据速率 CRC 的循环冗余校验来确保读/写数据传输完整性
• 读/写 EDC 开/关模式
• CDR 的可编程 EDC 保持模式
• 可编程CRC 读取延迟= 1 至4 tCK,CRC 写入延迟= 10 至16 tCK
• 低功耗模式
• 带读数功能的片上温度传感器
• 每次突发访问自动预充电
• 自动刷新和自刷新模式
• 32ms,自动刷新(16k 周期)
• 温度传感器控制的自刷新率和部分阵列自刷新
• 每组/每 2 组刷新
• 片上端接 (ODT)
• ODT 和输出驱动器强度通过外部电阻 ZQ 自动校准
• 可编程端接和驱动器强度偏移(40 欧姆至60 欧姆)
• 用于数据输入和具有可编程电平的CA 输入的内部VREF
• 用于CA(命令/地址)输入的独立内部VREF
• 用于识别的供应商 ID1 和 ID2
• 通电时使用 EDC 设置 x16/x8 模式配置
• 通电时使用 CA6 设置伪通道模式(PC 模式)配置
• 1.35V +/- 0.0405V 器件运行电源 (VDD)(特定器件支持 1.25V + 0.0375V)
• I/O 接口 (VDDQ) 1.35V +/- 0.0405V 电源(特定器件支持 1.25V + 0.0375V)
• VPP 的 1.8 + 0.108V / - 0.054V 电源
• 180 球 BGA 封装,间距为 0.75mm
• 符合IEEE1149.1 的边界扫描

2、订购信息
Part  Number
Max Freq.
Max Data Rate
VDD & VDDQ
Interface
Package
K4Z80325BC-HC18
2250Mhz
18.0Gbps/pin
1.35V+/-  0.0405V
POD_135
180 Ball FBGA
-
-
-
-
K4Z80325BC-HC16
2000Mhz
16.0Gbps/pin
1.35V  +/- 0.0405V
POD_135
1750Mhz
14.0Gbps/pin
1.25V  +/- 0.0375V
POD_125
K4Z80325BC-HC14
1750Mhz
14.0Gbps/pin
1.35V  +/- 0.0405V
POD_135
1500Mhz
12.0Gbps/pin
1.25V  +/- 0.0375V
POD_125
K4Z80325BC-HC12
1500Mhz
12.0Gbps/pin
1.35V  +/- 0.0405V
POD_135
1250Mhz
10.0Gbps/pin
1.25V  +/- 0.0375V
POD_125

3、信号状态术语的定义
GDDR6 SGRAM 将在 ODT 启用(终止)和 ODT 禁用(未终止)模式下运行。 为了获得最高数据速率,建议在 ODT 启用模式下运行。 ODT 禁用模式旨在降低功耗,并且可以以降低的数据速率运行。 存在短时间(即上电期间)无法保证 ODT 启用模式的情况。

以下是为操作期间设备(GDDR6 SGRAM 或控制器)信号状态定义的四个术语。 总线的状态将由系统中连接到总线的设备信号的组合来确定。 例如,在 GDDR6 中,当控制器信号为高电平或 ODT 时,SGRAM 引脚可能会处于三态。 在这两种情况下,如果 ODT 启用,总线都将处于高电平。

器件引脚信号电平:
• HIGH:设备信号正在驱动逻辑“1”状态。
• LOW:设备信号驱动逻辑“0”状态。
• Hi-Z:设备信号为三态。
• ODT:设备信号以ODT 设置终止,根据模式寄存器设置,可以终止或三态。

总线信号电平:
• HIGH:总线上的一个设备为高电平,总线上的所有其他设备为ODT 或Hi-Z。 总线上的电压电平名义上为 VDDQ。
• LOW:总线上的一个设备为低电平,总线上的所有其他设备为 ODT 或高阻态。 如果启用了 ODT,则总线上的电压电平名义上为 VOL(DC);如果启用了 Hi-Z,则总线上的电压电平为 VSS。
• Hi-Z:总线上的所有设备都是Hi-Z。 由于总线浮动,总线上的电压电平未定义。
• ODT:总线上至少有一个设备是ODT,所有其他设备都是高阻态。 总线上的电压电平名义上为 VDDQ。

4、时钟专业术语定义
• 数据是指时钟信号(例如,DQ 通过 WCK,CA 通过 CK)
• Half rate:时钟以数据速率的一半运行(例如,WCK 4GHz 和 DQ 为 8Gbps,或 CK 1GHz 和 CA 为 2Gbps)
• Quarter rate:时钟以数据速率的四分之一运行(例如,WCK 2GHz 和 DQ 为 8Gbps)
• Eighth rate:时钟以数据速率的八分之一运行(例如,WCK 内部为 1GHz,DQ 为 8Gbps)
• DDR(双倍数据速率):半速率的补充,指与时钟相关的数据
• QDR(四倍数据速率):四分之一速率的补充,指与时钟相关的数据
• ODR(八倍数据速率):八分之一速率的补充,指与时钟相关的数据

5、引脚配置

GDDR6 SGRAM 180 ball BGA Ball-out

GDDR6 SGRAM 180 ball BGA Ball-out

图 1 GDDR6 SGRAM 180 ball BGA Ball-out

K4Z80325BC-HC14 8Gb GDDR6 SGRAM C-die Synchronous DRAM datasheet下载
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发表于 2024-1-29 08:39:17 | 显示全部楼层 来自 广东省广州市
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